製品詳細

Arm CPU 2 Arm Cortex-A15 Arm (max) (MHz) 1250, 1400 Coprocessors Network co-processor CPU 32-bit Protocols Ethernet Ethernet MAC 8-Port 1Gb switch PCIe 4 PCIe Gen 2 Hardware accelerators Packet Accelerator, Security Accelerator Features Networking Operating system Linux, RTOS Rating Catalog Operating temperature range (°C) -40 to 100
Arm CPU 2 Arm Cortex-A15 Arm (max) (MHz) 1250, 1400 Coprocessors Network co-processor CPU 32-bit Protocols Ethernet Ethernet MAC 8-Port 1Gb switch PCIe 4 PCIe Gen 2 Hardware accelerators Packet Accelerator, Security Accelerator Features Networking Operating system Linux, RTOS Rating Catalog Operating temperature range (°C) -40 to 100
FCBGA (ABD) 1089 729 mm² 27 x 27
  • ARM® Cortex®-A15 MPCore™ CorePac
    • Up to Four ARM Cortex-A15 Processor Cores at
      up to 1.4-GHz
    • 4MB L2 Cache Memory Shared by all Cortex-
      A15 Processor Cores
    • Full Implementation of ARMv7-A Architecture
      Instruction Set
    • 32KB L1 Instruction and Data Caches per Core
    • AMBA 4.0 AXI Coherency Extension (ACE)
      Master Port, Connected to MSMC (Multicore
      Shared Memory Controller) for Low Latency
      Access to SRAM and DDR3
  • Multicore Shared Memory Controller (MSMC)
    • 2 MB SRAM Memory for ARM CorePac
    • Memory Protection Unit for Both SRAM and
      DDR3_EMIF
  • Multicore Navigator
    • 8k Multi-Purpose Hardware Queues with Queue
      Manager
    • One Packet-Based DMA Engine for Zero-
      Overhead Transfers
  • Network Coprocessor
    • Packet Accelerator Enables Support for
      • Transport Plane IPsec, GTP-U, SCTP,
        PDCP
      • L2 User Plane PDCP (RoHC, Air Ciphering)
      • 1 Gbps Wire Speed Throughput at 1.5
        MPackets Per Second
    • Security Accelerator Engine Enables Support for
      • IPSec, SRTP, 3GPP and WiMAX Air
        Interface, and SSL/TLS Security
      • ECB, CBC, CTR, F8, A5/3, CCM, GCM,
        HMAC, CMAC, GMAC, AES, DES, 3DES,
        Kasumi, SNOW 3G, SHA-1, SHA-2 (256-bit
        Hash), MD5
      • Up to 6.4 Gbps IPSec and 3 Gbps Air
        Ciphering
    • Ethernet Subsystem
      • Eight SGMII Ports with Wire Rate Switching
      • IEEE1588 v2 (with Annex D/E/F) Support
      • 8 Gbps Total Ingress/Egress Ethernet BW
        from Core
      • Audio/Video Bridging (802.1Qav/D6.0)
      • QOS Capability
      • DSCP Priority Mapping
  • Peripherals
    • Two PCIe Gen2 Controllers with Support for
      • Two Lanes per Controller
      • Supports Up to 5 GBaud
    • One HyperLink
      • Supports Connections to Other KeyStone Architecture
        Devices Providing Resource
        Scalability
      • Supports Up to 50 GBaud
    • 10-Gigabit Ethernet (10-GbE) Switch Subsystem
      • Two SGMII/XFI Ports with Wire Rate
        Switching and MACSEC Support
      • IEEE1588 v2 (with Annex D/E/F) Support
    • One 72-Bit DDR3/DDR3L Interface with Speeds Up
      to 1600 MTPS in DDR3 Mode
    • EMIF16 Interface
    • Two USB 2.0/3.0 Controllers
    • USIM Interface
    • Two UART Interfaces
    • Three I2C Interfaces
    • 32 GPIO Pins
    • Three SPI Interfaces
    • One TSIP
      • Support 1024 DS0s
      • Support 2 Lanes at 32.768/16.3848.192
        Mbps Per Lane
  • System Resources
    • Three On-Chip PLLs
    • SmartReflex Automatic Voltage Scaling
    • Semaphore Module
    • Twelve 64-Bit Timers
    • Five Enhanced Direct Memory Access (EDMA)
      Modules
  • Commercial Case Temperature:
    • 0°C to 85°C
  • Extended Case Temperature:
    • –40°C to 100°C
  • ARM® Cortex®-A15 MPCore™ CorePac
    • Up to Four ARM Cortex-A15 Processor Cores at
      up to 1.4-GHz
    • 4MB L2 Cache Memory Shared by all Cortex-
      A15 Processor Cores
    • Full Implementation of ARMv7-A Architecture
      Instruction Set
    • 32KB L1 Instruction and Data Caches per Core
    • AMBA 4.0 AXI Coherency Extension (ACE)
      Master Port, Connected to MSMC (Multicore
      Shared Memory Controller) for Low Latency
      Access to SRAM and DDR3
  • Multicore Shared Memory Controller (MSMC)
    • 2 MB SRAM Memory for ARM CorePac
    • Memory Protection Unit for Both SRAM and
      DDR3_EMIF
  • Multicore Navigator
    • 8k Multi-Purpose Hardware Queues with Queue
      Manager
    • One Packet-Based DMA Engine for Zero-
      Overhead Transfers
  • Network Coprocessor
    • Packet Accelerator Enables Support for
      • Transport Plane IPsec, GTP-U, SCTP,
        PDCP
      • L2 User Plane PDCP (RoHC, Air Ciphering)
      • 1 Gbps Wire Speed Throughput at 1.5
        MPackets Per Second
    • Security Accelerator Engine Enables Support for
      • IPSec, SRTP, 3GPP and WiMAX Air
        Interface, and SSL/TLS Security
      • ECB, CBC, CTR, F8, A5/3, CCM, GCM,
        HMAC, CMAC, GMAC, AES, DES, 3DES,
        Kasumi, SNOW 3G, SHA-1, SHA-2 (256-bit
        Hash), MD5
      • Up to 6.4 Gbps IPSec and 3 Gbps Air
        Ciphering
    • Ethernet Subsystem
      • Eight SGMII Ports with Wire Rate Switching
      • IEEE1588 v2 (with Annex D/E/F) Support
      • 8 Gbps Total Ingress/Egress Ethernet BW
        from Core
      • Audio/Video Bridging (802.1Qav/D6.0)
      • QOS Capability
      • DSCP Priority Mapping
  • Peripherals
    • Two PCIe Gen2 Controllers with Support for
      • Two Lanes per Controller
      • Supports Up to 5 GBaud
    • One HyperLink
      • Supports Connections to Other KeyStone Architecture
        Devices Providing Resource
        Scalability
      • Supports Up to 50 GBaud
    • 10-Gigabit Ethernet (10-GbE) Switch Subsystem
      • Two SGMII/XFI Ports with Wire Rate
        Switching and MACSEC Support
      • IEEE1588 v2 (with Annex D/E/F) Support
    • One 72-Bit DDR3/DDR3L Interface with Speeds Up
      to 1600 MTPS in DDR3 Mode
    • EMIF16 Interface
    • Two USB 2.0/3.0 Controllers
    • USIM Interface
    • Two UART Interfaces
    • Three I2C Interfaces
    • 32 GPIO Pins
    • Three SPI Interfaces
    • One TSIP
      • Support 1024 DS0s
      • Support 2 Lanes at 32.768/16.3848.192
        Mbps Per Lane
  • System Resources
    • Three On-Chip PLLs
    • SmartReflex Automatic Voltage Scaling
    • Semaphore Module
    • Twelve 64-Bit Timers
    • Five Enhanced Direct Memory Access (EDMA)
      Modules
  • Commercial Case Temperature:
    • 0°C to 85°C
  • Extended Case Temperature:
    • –40°C to 100°C

The AM5K2E0x is a high performance device based on TI’s KeyStone II Multicore SoC Architecture, incorporating the most performance-optimized Cortex-A15 processor dual-core or quad-core CorePac that can run at a core speed of up to 1.4 GHz. TI’s AM5K2E0x device enables a high performance, power-efficient and easy to use platform for developers of a broad range of applications such as enterprise grade networking end equipment, data center networking, avionics and defense, medical imaging, test and automation.

TI’s KeyStone II Architecture provides a programmable platform integrating various subsystems (for example, ARM CorePac (Cortex-A15 Processor Quad Core CorePac), network processing, and uses a queue-based communication system that allows the device resources to operate efficiently and seamlessly. This unique device architecture also includes a TeraNet switch that enables the wide mix of system elements, from programmable cores to high-speed IO, to each operate at maximum efficiency with no blocking or stalling.

The AM5K2E0x KeyStone II device integrates a large amount of on-chip memory. The Cortex-A15 processor cores each have 32KB of L1Data and 32KB of L1 Instruction cache. The up to four Cortex A15 cores in the ARM CorePac share a 4MB L2 Cache. The device also integrates 2MB of Multicore Shared Memory (MSMC) that can be used as a shared L3 SRAM. All L2 and MSMC memories incorporate error detection and error correction. For fast access to external memory, this device includes a 64-bit DDR-3 (72-bit with ECC support) external memory interface (EMIF) running at 1600 MTPS.

The device enables developers to use a variety of development and debugging tools that include GNU GCC, GDB, Open source Linux, Eclipse based debugging environment enabling kernel and user space debugging using a variety of Eclipse plug-ins including TI's industry leading IDE Code Composer Studio.

The AM5K2E0x is a high performance device based on TI’s KeyStone II Multicore SoC Architecture, incorporating the most performance-optimized Cortex-A15 processor dual-core or quad-core CorePac that can run at a core speed of up to 1.4 GHz. TI’s AM5K2E0x device enables a high performance, power-efficient and easy to use platform for developers of a broad range of applications such as enterprise grade networking end equipment, data center networking, avionics and defense, medical imaging, test and automation.

TI’s KeyStone II Architecture provides a programmable platform integrating various subsystems (for example, ARM CorePac (Cortex-A15 Processor Quad Core CorePac), network processing, and uses a queue-based communication system that allows the device resources to operate efficiently and seamlessly. This unique device architecture also includes a TeraNet switch that enables the wide mix of system elements, from programmable cores to high-speed IO, to each operate at maximum efficiency with no blocking or stalling.

The AM5K2E0x KeyStone II device integrates a large amount of on-chip memory. The Cortex-A15 processor cores each have 32KB of L1Data and 32KB of L1 Instruction cache. The up to four Cortex A15 cores in the ARM CorePac share a 4MB L2 Cache. The device also integrates 2MB of Multicore Shared Memory (MSMC) that can be used as a shared L3 SRAM. All L2 and MSMC memories incorporate error detection and error correction. For fast access to external memory, this device includes a 64-bit DDR-3 (72-bit with ECC support) external memory interface (EMIF) running at 1600 MTPS.

The device enables developers to use a variety of development and debugging tools that include GNU GCC, GDB, Open source Linux, Eclipse based debugging environment enabling kernel and user space debugging using a variety of Eclipse plug-ins including TI's industry leading IDE Code Composer Studio.

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート AM5K2E04/02 Multicore ARM KeyStone II System-on-Chip (SoC) データシート (Rev. D) 2015年 3月 11日
* エラッタ AM5K2E04/02 KeyStone SoC Silicon Errata (Silicon Rev 1.0) (Rev. B) 2015年 8月 20日
アプリケーション・ノート DDR3 Design Requirements for KeyStone Devices (Rev. D) PDF | HTML 2022年 7月 7日
アプリケーション・ノート Using Arm ROM Bootloader on Keystone II Devices PDF | HTML 2019年 6月 4日
アプリケーション・ノート Keystone Multicore Device Family Schematic Checklist PDF | HTML 2019年 5月 17日
アプリケーション・ノート KeyStone II DDR3 interface bring-up 2019年 3月 7日
ユーザー・ガイド How-To and Troubleshooting Guide for PRU-ICSS PROFIBUS 2018年 9月 24日
ユーザー・ガイド KeyStone II Architecture Universal Serial Bus 3.0 (USB 3.0) (Rev. A) 2017年 8月 21日
アプリケーション・ノート Thermal Design Guide for DSP and Arm Application Processors (Rev. B) 2017年 8月 14日
ユーザー・ガイド Phase-Locked Loop (PLL) for KeyStone Devices User's Guide (Rev. I) 2017年 7月 26日
アプリケーション・ノート Power Consumption Summary for K2E System-on-Chip (SoC) Device Family 2017年 6月 14日
アプリケーション・ノート Clocking Spreadsheet for K2E Device Family 2017年 1月 26日
ユーザー・ガイド Serializer/Deserializer (SerDes) for KeyStone II Devices User Guide (Rev. A) 2016年 7月 27日
アプリケーション・ノート Power Management of KS2 Device (Rev. C) 2016年 7月 15日
アプリケーション・ノート Throughput Performance Guide for KeyStone II Devices (Rev. B) 2015年 12月 22日
アプリケーション・ノート Keystone II DDR3 Debug Guide 2015年 10月 16日
ユーザー・ガイド Enhanced Direct memory Access 3 (EDMA3) for KeyStone Devices User's Guide (Rev. B) 2015年 5月 6日
ユーザー・ガイド Gigabit Ethernet (GbE) Switch SS for K2E & K2L Devices User's Guide (Rev. A) 2015年 4月 28日
ユーザー・ガイド Multicore Navigator (CPPI) for KeyStone Architecture User's Guide (Rev. H) PDF | HTML 2015年 4月 9日
ユーザー・ガイド DDR3 Memory Controller for KeyStone II Devices User's Guide (Rev. C) 2015年 3月 27日
ホワイト・ペーパー Save power and costs with TI's K2E on-chip networking features 2015年 3月 25日
アプリケーション・ノート Keystone II DDR3 Initialization 2015年 1月 26日
ユーザー・ガイド Power Sleep Controller (PSC) for KeyStone Devices User's Guide (Rev. C) 2014年 9月 4日
ホワイト・ペーパー KeyStone™-II-based processors: 10G Ethernet as an optical interface 2014年 8月 25日
ユーザー・ガイド Packet Accelerator 2 (PA2) for K2E and K2L Devices User's Guide 2014年 8月 19日
ユーザー・ガイド Security Accelerator 2 (SA2) for K2E and K2L Devices User's Guide 2014年 8月 19日
ホワイト・ペーパー Differentiating AM5K2E02 and AM5K2E04 SoCs from Alternate ARM® Cortex®-A15 Devic 2014年 8月 14日
ユーザー・ガイド Network Coprocessor (NETCP) for K2E and K2L Devices User's Guide 2014年 8月 13日
アプリケーション・ノート Hardware Design Guide for KeyStone II Devices 2014年 3月 24日
ユーザー・ガイド PCI Express (PCIe) for KeyStone Devices User's Guide (Rev. D) 2013年 9月 30日
ユーザー・ガイド Debug and Trace for KeyStone II Devices User's Guide 2013年 7月 26日
ユーザー・ガイド ARM Bootloader User Guide for KeyStone II Devices 2013年 7月 21日
ユーザー・ガイド Memory Protection Unit (MPU) for KeyStone Devices User's Guide (Rev. A) 2013年 6月 28日
ユーザー・ガイド HyperLink for KeyStone Devices User's Guide (Rev. C) 2013年 5月 28日
ユーザー・ガイド Multicore Shared Memory Controller (MSMC) User Guide for KeyStone II Devices 2012年 11月 12日
製品概要 Industrial Imaging: Applications of the K2H and K2E platforms 2012年 11月 9日
製品概要 Video Infrastructure - Applications of the K2E, K2H platforms 2012年 11月 9日
製品概要 OpenMP Programming for TMS320C66x Multicore DSPs (Rev. A) 2012年 11月 5日
ユーザー・ガイド ARM CorePac User Guide for KeyStone II Devices 2012年 10月 31日
アプリケーション・ノート Multicore Programming Guide (Rev. B) 2012年 8月 29日
ユーザー・ガイド Serial Peripheral Interface (SPI) for KeyStone Devices User’s Guide (Rev. A) 2012年 3月 30日
ユーザー・ガイド Chip Interrupt Controller (CIC) for KeyStone Devices User's Guide (Rev. A) 2012年 3月 27日
ユーザー・ガイド 64-Bit Timer (Timer64) for KeyStone Devices User's Guide (Rev. A) 2012年 3月 22日
アプリケーション・ノート PCIe Use Cases for KeyStone Devices 2011年 12月 13日
ユーザー・ガイド Inter-Integrated Circuit (I2C) for KeyStone Devices User's Guide 2011年 9月 2日
ユーザー・ガイド External Memory Interface (EMIF16) for KeyStone Devices User's Guide (Rev. A) 2011年 5月 24日
ユーザー・ガイド C66x DSP Cache User's Guide 2010年 11月 9日
アプリケーション・ノート Clocking Design Guide for KeyStone Devices 2010年 11月 9日
ユーザー・ガイド General-Purpose Input/Output (GPIO) forKeyStone Devices User's Guide 2010年 11月 9日
アプリケーション・ノート Optimizing Loops on the C66x DSP 2010年 11月 9日
ユーザー・ガイド Telecom Serial Interface Port (TSIP) for KeyStone Devices User's Guide 2010年 11月 9日
ユーザー・ガイド Universal Asynchronous Receiver/Transmitter (UART) for KeyStone Devices UG 2010年 11月 9日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

デバッグ・プローブ

TMDSEMU200-U — XDS200 USB デバッグ・プローブ

XDS200 は、TI の組込みデバイスのデバッグに使用できるデバッグ・プローブ (エミュレータ) です。XDS200 は、低コストの XDS110 と高性能の XDS560v2 に比べて、低コストと良好な性能のバランスを特長としています。単一のポッド (筐体) で、多様な規格 (IEEE1149.1、IEEE1149.7、SWD) をサポートします。すべての XDS デバッグ・プローブは、組込みトレース・バッファ (ETB) を搭載しているすべての Arm® プロセッサと DSP プロセッサで、コア・トレースとシステム・トレースをサポートしています。ピン経由でコア・トレースを実行する場合、 (...)

デバッグ・プローブ

TMDSEMU560V2STM-U — XDS560™ ソフトウェア v2 システム・トレース USB デバッグ・プローブ

XDS560v2 は、XDS560™ ファミリのデバッグ・プローブの中で最高の性能を達成し、従来の JTAG 規格 (IEEE1149.1) と cJTAG (IEEE1149.7) の両方をサポートしています。シリアル・ワイヤ・デバッグ (SWD) をサポートしていないことに注意してください。

すべての XDS デバッグ・プローブは、組み込みトレース・バッファ (ETB) を搭載しているすべての ARM プロセッサと DSP プロセッサで、コア・トレースとシステム・トレースをサポートしています。ピン経由でコア・トレースを実行する場合、XDS560v2 PRO TRACE が必要です。

(...)

デバッグ・プローブ

TMDSEMU560V2STM-UE — Spectrum Digital XDS560v2 システム・トレース USB およびイーサネット

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

開発キット

EVMK2EX — K2E 開発ボード

EVMK2EX は、KeyStone II をベースとする66AK2Exx と AM5K2Exx の各 SoC 向けのフル機能の開発ツールです。産業用、ミッション・クリティカル、ネットワーキングの各アプリケーションに適した汎用組込みコンピューティング・システムの開発を今すぐ開始するには、ダブル・ワイド AMC フォーム・ファクタを採用したこの評価基板をご活用ください。この基板は、シングル 66AK2E05 クワッド・コア ARM Cortex-A15 プロセッサと 1 個の C66x DSP を搭載しています。

このキットに付属している包括的なソフトウェアは、Code Composer (...)

ユーザー ガイド: PDF
ソフトウェア開発キット (SDK)

BIOSLINUXMCSDK-K2 MCSDK (SYS/BIOS RTOS、および KeyStone II ARM A15 + DSP C66x 用 Linux OS をサポート)

NOTE: K2x, C665x and C667x devices are now actively maintained on the Processor-SDK release stream. See links above.

Our Multicore Software Development Kits (MCSDK) provide highly-optimized bundles of foundational, platform-specific drivers to enable development on selected TI ARM and DSP devices. (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア

製品
Arm ベースのプロセッサ
66AK2E05 4 個の Arm A15 コアと 1 個の C66x DSP コアと NetCP と 10GbE 搭載、高性能マルチコア DSP+Arm 66AK2H06 2 個の Arm A15 コアと 4 個の C66x DSP コア搭載、高性能マルチコア DSP+Arm 66AK2H12 4 個の Arm A15 コアと 8 個の C66x DSP コア搭載、高性能マルチコア DSP+Arm 66AK2H14 4 個の Arm A15 コアと 8 個の C66x DSP コアと 10GbE 搭載、高性能マルチコア DSP+Arm AM5K2E02 Sitara プロセッサ:デュアル Arm Cortex-A15 AM5K2E04 Sitara プロセッサ:クワッド Arm Cortex-A15
デジタル信号プロセッサ (DSP)
66AK2L06 マルチコア DSP+ARM KeyStone II システム・オン・チップ(SoC)
ダウンロードオプション
ソフトウェア開発キット (SDK)

PROCESSOR-SDK-LINUX-K2E K2E 向け Linux プロセッサ SDK

 

Processor SDK (Software Development Kit) is a unified software platform for TI embedded processors providing easy setup and fast out-of-the-box access to benchmarks and demos.  All releases of Processor SDK are consistent across TI’s broad portfolio, allowing developers to seamlessly (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア

製品
Arm ベースのプロセッサ
66AK2E05 4 個の Arm A15 コアと 1 個の C66x DSP コアと NetCP と 10GbE 搭載、高性能マルチコア DSP+Arm AM5K2E02 Sitara プロセッサ:デュアル Arm Cortex-A15 AM5K2E04 Sitara プロセッサ:クワッド Arm Cortex-A15
ダウンロードオプション
ソフトウェア開発キット (SDK)

PROCESSOR-SDK-LINUX-RT-K2E K2E 向け Linux-RT プロセッサ SDK

 

Processor SDK (Software Development Kit) is a unified software platform for TI embedded processors providing easy setup and fast out-of-the-box access to benchmarks and demos.  All releases of Processor SDK are consistent across TI’s broad portfolio, allowing developers to seamlessly (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア

製品
Arm ベースのプロセッサ
66AK2E05 4 個の Arm A15 コアと 1 個の C66x DSP コアと NetCP と 10GbE 搭載、高性能マルチコア DSP+Arm AM5K2E02 Sitara プロセッサ:デュアル Arm Cortex-A15 AM5K2E04 Sitara プロセッサ:クワッド Arm Cortex-A15
ダウンロードオプション
ソフトウェア開発キット (SDK)

PROCESSOR-SDK-RTOS-K2E K2E 向け RTOS プロセッサ SDK

 

Processor SDK (Software Development Kit) is a unified software platform for TI embedded processors providing easy setup and fast out-of-the-box access to benchmarks and demos.  All releases of Processor SDK are consistent across TI’s broad portfolio, allowing developers to seamlessly (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア

製品
Arm ベースのプロセッサ
66AK2E05 4 個の Arm A15 コアと 1 個の C66x DSP コアと NetCP と 10GbE 搭載、高性能マルチコア DSP+Arm AM5K2E02 Sitara プロセッサ:デュアル Arm Cortex-A15 AM5K2E04 Sitara プロセッサ:クワッド Arm Cortex-A15
ダウンロードオプション
IDE (統合開発環境)、コンパイラ、またはデバッガ

CCSTUDIO Code Composer Studio 統合開発環境(IDE)

Code Composer Studio is an integrated development environment (IDE) for TI's microcontrollers and processors. It comprises a suite of tools used to develop and debug embedded applications.  Code Composer Studio is available for download across Windows®, Linux® and macOS® desktops. It can also (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア

こちらの設計リソースは、このカテゴリに属する製品の大半をサポートしています。

サポート状況を確認するには、製品の詳細ページをご覧ください。

開始 ダウンロードオプション
シミュレーション・モデル

AM5K2E04 AM5K2E02 ABD BSDL Model

SPRM623.ZIP (28 KB) - BSDL Model
シミュレーション・モデル

AM5K2E04 AM5K2E02 ABD IBIS Model

SPRM621.ZIP (2180 KB) - IBIS Model
シミュレーション・モデル

AM5K2E04 AM5K2E02 ABD Thermal Model

SPRM622.ZIP (5 KB) - Thermal Model
シミュレーション・モデル

AM5K2E04 and AM5K2E02 Power Consumption Model (Rev. A)

SPRM653A.ZIP (142 KB) - Power Model
シミュレーション・モデル

KeyStone II IBIS AMI Models

SPRM743.ZIP (265889 KB) - IBIS-AMI Model
lock = 輸出許可が必要 (1 分)
計算ツール

CLOCKTREETOOL — Clock Tree Tool for Sitara™ ARM® Processors

The Clock Tree Tool (CTT) for Sitara™ ARM®, Automotive, and Digital Signal Processors is an interactive clock tree configuration software that provides information about the clocks and modules in these TI devices. It allows the user to:
  • Visualize the device clock tree
  • Interact with clock tree (...)
ユーザー ガイド: PDF
リファレンス・デザイン

TIDEP0042 — TPS544C25 および PMBus を使用して K2E 用 AVS SmartReflex コア電圧を生成、リファレンス・デザイン

The K2E requires the use of AVS SmartReflex control for the CVDD core voltage. This design provides method of generating the proper voltage using software and the PMBus interface of the TPS544C25. The circuit can be implemented on the XEVMK2EX.
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDEP0041 — TPS544C25 および LM10011 を使用して K2E 用 AVS SmartReflex コア電圧を生成、リファレンス・デザイン

The K2E requires the use of AVS SmartReflex control for the CVDD core voltage. This design provides method of generating the proper voltage without the need for any software. The circuit is currently implemented on the XEVMK2EX.
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDEP0031 — 電源シーケンス、UCD9090 を使用する K2E 用

The K2E devices require power supplies to be sequenced in a proper order. This design demonstrates power sequencing for the 66AK2Ex and AM5K2Ex families of KeyStone II ARM+DSP and ARM-only multicore processors by use of the UCD9090. The UCD9090 is a 10-rail PMBus/I2C addressable power-supply (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDEP0026 — K2E クロック生成リファレンス・デザイン

66AK2ExやAM5K2ExなどのARM Cortex-A15をベースとした高性能プロセッサ・デバイスのクロック入力の駆動回路では、過大な負荷、信号の反射やノイズが、性能低下を招くことがあるため、単一のクロック信号源を使うべきではありません。この性能低下は、差動クロック・ツリーを使うことで防止できます。このリファレンス・デザインは、66AK2ExやAM5K2ExファミリのKeyStone II ARM A15 + DSP (...)
設計ガイド: PDF
回路図: PDF
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
FCBGA (ABD) 1089 Ultra Librarian

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報:
  • ファブの拠点
  • 組み立てを実施した拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

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