CDCM9102
- Integrated Low-Noise Clock Generator Including
PLL, VCO, and Loop Filter - Two Low-Noise 100-MHz Clocks (LVPECL,
LVDS, or pair of LVCMOS)- Support for HCSL Signaling Levels
(AC-Coupled) - Typical Period Jitter: 21 ps pk-pk
- Typical Random Jitter: 510 fs RMS
- Output Type Set by Pins
- Support for HCSL Signaling Levels
- Bonus Single-Ended 25-MHz Output
- Integrated Crystal Oscillator Input Accepts
25-MHz Crystal - Output Enable Pin Shuts Off Device and Outputs
- 5-mm × 5-mm 32-Pin VQFN Package
- ESD Protection Exceeds 2000 V HBM, 500 V
CDM - Industrial Temperature Range (–40°C to 85°C)
- 3.3-V Power Supply
The CDCM9102 is a low-jitter clock generator designed to provide reference clocks for communications standards such as PCI Express™. The device supports up to PCIE gen3 and is easy to configure and use. The CDCM9102 provides two 100-MHz differential clock ports. The output types supported for these ports include LVPECL, LVDS, or a pair of LVCMOS buffers. HCSL signaling is supported using an AC-coupled network. The user configures the output buffer type desired by strapping device pins. Additionally, a single-ended 25-MHz clock output port is provided. Uses for this port include general-purpose clocking, clocking Ethernet PHYs, or providing a reference clock for additional clock generators. All clocks generated are derived from a single external 25-MHz crystal.
技術資料
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2 をすべて表示 | 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | CDCM9102 Low-Noise Two-Channel 100-MHz Clock Generator データシート (Rev. A) | PDF | HTML | 2016年 4月 25日 | ||
| その他の技術資料 | クロック＆タイミング・ソリューション (Rev. A 翻訳版) | 2013年 12月 11日 |
設計と開発
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| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| VQFN (RHB) | 32 | Ultra Librarian |
購入と品質
記載されている情報：
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
- 使用材料
- 認定試験結果
- 継続的な信頼性モニタ試験結果
記載されている情報：
- ファブ拠点
- アセンブリ拠点
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。