JAJSON9A May   2022  – December 2025 DP83TC813R-Q1 , DP83TC813S-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 診断ツール キット
        1. 7.3.1.1 信号品質インジケータ
        2. 7.3.1.2 静電気放電 (ESD) 検出
        3. 7.3.1.3 時間領域反射計測
        4. 7.3.1.4 電圧検出
        5. 7.3.1.5 BIST およびループバック モード
          1. 7.3.1.5.1 データ ジェネレータおよびチェッカ
          2. 7.3.1.5.2 xMII ループバック
          3. 7.3.1.5.3 PCS のループバック
          4. 7.3.1.5.4 デジタル ループバック
          5. 7.3.1.5.5 アナログ ループバック
          6. 7.3.1.5.6 リバース ループバック
      2. 7.3.2 準拠性テスト モード
        1. 7.3.2.1 テスト モード 1
        2. 7.3.2.2 テスト モード 2
        3. 7.3.2.3 テスト モード 4
        4. 7.3.2.4 テスト モード 5
    4. 7.4 デバイスの機能モード
      1. 7.4.1  パワーダウン
      2. 7.4.2  リセット
      3. 7.4.3  スタンバイ
      4. 7.4.4  通常
      5. 7.4.5  スリープ確認
      6. 7.4.6  スリープ要求
      7. 7.4.7  スリープ失敗
      8. 7.4.8  スリープ
      9. 7.4.9  ウェークアップ
      10. 7.4.10 TC10 システム例
      11. 7.4.11 MDI (Media Dependent Interface)
        1. 7.4.11.1 100BASE-T1 リーダーおよび 100BASE-T1 フォロワ構成
        2. 7.4.11.2 自動極性検出および訂正
        3. 7.4.11.3 ジャバー検出
        4. 7.4.11.4 インターリーブ検出
      12. 7.4.12 MAC インターフェイス
        1. 7.4.12.1 メディア独立インターフェイス
        2. 7.4.12.2 簡易メディア独立インターフェイス
        3. 7.4.12.3 RGMII (Reduced Gigabit Media Independent Interface)
        4. 7.4.12.4 SGMII (Serial Gigabit Media Independent Interface)
      13. 7.4.13 シリアル マネージメント インターフェイス
        1. 7.4.13.1 ダイレクト レジスタ アクセス
        2. 7.4.13.2 拡張レジスタ スペース アクセス
        3. 7.4.13.3 書き込み動作 (ポスト インクリメントなし)
        4. 7.4.13.4 読み出し動作 (ポスト インクリメントなし)
        5. 7.4.13.5 書き込み動作 (ポスト インクリメントあり)
        6. 7.4.13.6 読み出し動作 (ポスト インクリメントあり)
    5. 7.5 プログラミング
      1. 7.5.1 ストラップ構成
      2. 7.5.2 LED の構成
      3. 7.5.3 PHY アドレスの設定
  9. 8 レジスタ マップ
    1. 8.1 レジスタ アクセスの概要
    2. 8.2 DP83TC813 のレジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 物理メディアの接続
          1. 9.2.1.1.1 コモン モード チョークに関する推奨事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 信号トレース
        2. 9.4.1.2 復帰パス
        3. 9.4.1.3 金属注入
        4. 9.4.1.4 PCB 層スタッキング
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 コミュニティ リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.5.1 ストラップ構成

DP83TC813S-Q1 は、デバイスを特定の動作モードに配置するために、機能ピンをストラップ オプションとして使用します。これらのピンの値は、電源投入およびハードウェア リセット時に (RESET ピンまたはレジスタ アクセスのどちらかによって) サンプリングされます。一部のストラップ ピンは 3 段階のレベルを、また一部のストラップ ピンは 2 段階のレベルをサポートしており、その詳細は以下で説明します。PHY アドレス ストラップである RX_DV/RX_CTRL および RX_ER は 3 段階ストラップであり、その他のストラップはすべて 2 段階ストラップです。デバイスの設定は、ストラップ設定またはシリアル管理インターフェイスを介して行うことができます。

注:

ストラップ ピンは、リセットが解除された後は機能ピンであるため、VDDIO、VDDMAC、または GND に直接接続してはなりません。適切に動作させるには、プルアップ抵抗、プルダウン抵抗のいずれか、または両方が必要です。

注:

VDDMAC と VDDIO を個別に使用する場合は、ストラップ抵抗を適切な電圧レールに接続します。各ピンの電圧ドメインを 下表に示します。

DP83TC813S-Q1 DP83TC813R-Q1 ストラップ回路図 7-18 ストラップ回路

Rpulldn の値は、データシートの「電気的特性」表に記載されています。

表 7-18 PHY アドレスの推奨 3 レベル ストラップ抵抗比
MODE3理想的な RH (kΩ) (VDDIO = 3.3V)1理想的な RH (kΩ) (VDDIO = 2.5V)2理想的な RH (kΩ) (VDDIO = 1.8V)1
1オープンオープンオープン
213124
34.520.8
  1. 許容誤差 10% のストラップ抵抗。
  2. 許容誤差 1% のストラップ抵抗。
  3. RL はオプションであり、ブート ストラップ ピンの電圧を調整する必要がある場合に追加できます。
表 7-19 2 レベル ストラップの推奨抵抗
モード理想的な RH (kΩ)(1), (2)
1オープン
22.49
(1) 許容誤差が最大 10% のストラップ抵抗を使用できます。
(2) 1.8V VDDIO のユーザー アプリケーションでマージンを拡大するには、2.1kΩ ±10% のプルアップ抵抗を使用する方法と、2.49kΩ の抵抗精度を 1% に制限する方法があります。

次の表に、PHY 構成ブートストラップを示します：

表 7-20 ブートストラップ
ピン
名		ピン番号ドメインデフォルト
モード		ストラップ機能説明
RX_DV/RX_CTRL

22

VDDMAC1モードPHY_AD[0]PHY_AD[2]PHY_AD：PHY アドレス ID
100
201
311
RX_ER21VDDMAC1モードPHY_AD[1]PHY_AD[3]PHY_AD：PHY アドレス ID
100
201
311
RX_CLK28VDDMAC1モードAUTOAUTO：自動動作無効化。
10
21
RX_D027VDDMAC1モードMAC[0]MAC：MAC インターフェイスの選択
10
21
RX_D126VDDMAC1モードMAC[1]MAC：MAC インターフェイスの選択
10
21
RX_D225VDDMAC1モードMAC[2]MAC：MAC インターフェイスの選択
10
21
RX_D324VDDMAC1モードMSMS：100BASE-T1 リーダー/100BASE-T1 フォロワー選択
10
21
注: 準拠性試験に使用されるレジスタ設定の詳細については、SNLA389 アプリケーション ノートを参照してください。準拠性テスト時と同じ性能を得るには、これらのレジスタ設定を使用する必要があります。SNLA389 によるソフトウェア設定の実行中にリンク アップ プロセスが開始されるのを防ぐため、マネージド モード ストラップ オプションを推奨します。ソフトウェア構成が完了したら、ビット0x018B[6] を 1 に設定することで、PHY を管理モードから削除できます。このビットは、リンクアップ後に自動的にクリアされます
表 7-21 100BASE-T1 リーダー / 100BASE-T1 フォロワー選択ブートストラップ
MS説明
0100BASE-T1 フォロワの構成
1100BASE-T1 リーダー構成
表 7-22 自動動作モードのブートストラップ
AUTO説明
0自動動作モード、起動後に PHY がリンクを確立可能
1管理モード。レジスタ書き込みに基づいて、電源投入後に PHY がリンクを確立できる必要があります
表 7-23 MAC インターフェイス選択ブートストラップ
MAC[2]MAC[1]MAC[0]説明
000SGMII (4 線式)(1)
001MII
010RMII

電圧フォロワ

011RMII

リーダー

100RGMII (整列モード)
101RGMII (TX 内部遅延モード)
110RGMII (TX および RX 内部遅延モード)
111RGMII (RX 内部遅延モード)
(1) SGMII ストラップモードは、「S」タイプのデバイスバリアントでのみ利用可能です。「R」タイプのデバイス バリアントでは、このストラップモードは予約されています
表 7-24 PHY アドレスのブートストラップ
PHY_AD[3:0]RX_CTRL ストラップ モードRX_ER ストラップモード説明 セクション 7.5.1
000011PHY アドレス：0b00000 (0x0)
0001--該当なし
0010--該当なし
0011--該当なし
010021PHY アドレス：0b00100 (0x4)
010131PHY アドレス：0b00101 (0x5)
0110--該当なし
0111--該当なし
100012PHY アドレス：0b01000 (0x8)
1001--該当なし
101013PHY アドレス：0b01010 (0xA)
1011--該当なし
110022PHY アドレス：0b01100 (0xC)
110132PHY アドレス：0b01101 (0xD)
111023PHY アドレス：0b01110 (0xE)
111133PHY アドレス：0b01111 (0xF)