JAJSON9A May   2022  – December 2025 DP83TC813R-Q1 , DP83TC813S-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 診断ツール キット
        1. 7.3.1.1 信号品質インジケータ
        2. 7.3.1.2 静電気放電 (ESD) 検出
        3. 7.3.1.3 時間領域反射計測
        4. 7.3.1.4 電圧検出
        5. 7.3.1.5 BIST およびループバック モード
          1. 7.3.1.5.1 データ ジェネレータおよびチェッカ
          2. 7.3.1.5.2 xMII ループバック
          3. 7.3.1.5.3 PCS のループバック
          4. 7.3.1.5.4 デジタル ループバック
          5. 7.3.1.5.5 アナログ ループバック
          6. 7.3.1.5.6 リバース ループバック
      2. 7.3.2 準拠性テスト モード
        1. 7.3.2.1 テスト モード 1
        2. 7.3.2.2 テスト モード 2
        3. 7.3.2.3 テスト モード 4
        4. 7.3.2.4 テスト モード 5
    4. 7.4 デバイスの機能モード
      1. 7.4.1  パワーダウン
      2. 7.4.2  リセット
      3. 7.4.3  スタンバイ
      4. 7.4.4  通常
      5. 7.4.5  スリープ確認
      6. 7.4.6  スリープ要求
      7. 7.4.7  スリープ失敗
      8. 7.4.8  スリープ
      9. 7.4.9  ウェークアップ
      10. 7.4.10 TC10 システム例
      11. 7.4.11 MDI (Media Dependent Interface)
        1. 7.4.11.1 100BASE-T1 リーダーおよび 100BASE-T1 フォロワ構成
        2. 7.4.11.2 自動極性検出および訂正
        3. 7.4.11.3 ジャバー検出
        4. 7.4.11.4 インターリーブ検出
      12. 7.4.12 MAC インターフェイス
        1. 7.4.12.1 メディア独立インターフェイス
        2. 7.4.12.2 簡易メディア独立インターフェイス
        3. 7.4.12.3 RGMII (Reduced Gigabit Media Independent Interface)
        4. 7.4.12.4 SGMII (Serial Gigabit Media Independent Interface)
      13. 7.4.13 シリアル マネージメント インターフェイス
        1. 7.4.13.1 ダイレクト レジスタ アクセス
        2. 7.4.13.2 拡張レジスタ スペース アクセス
        3. 7.4.13.3 書き込み動作 (ポスト インクリメントなし)
        4. 7.4.13.4 読み出し動作 (ポスト インクリメントなし)
        5. 7.4.13.5 書き込み動作 (ポスト インクリメントあり)
        6. 7.4.13.6 読み出し動作 (ポスト インクリメントあり)
    5. 7.5 プログラミング
      1. 7.5.1 ストラップ構成
      2. 7.5.2 LED の構成
      3. 7.5.3 PHY アドレスの設定
  9. 8 レジスタ マップ
    1. 8.1 レジスタ アクセスの概要
    2. 8.2 DP83TC813 のレジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 物理メディアの接続
          1. 9.2.1.1.1 コモン モード チョークに関する推奨事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 信号トレース
        2. 9.4.1.2 復帰パス
        3. 9.4.1.3 金属注入
        4. 9.4.1.4 PCB 層スタッキング
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 コミュニティ リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

6.6 タイミング要件

パラメータ テスト条件 最小値 公称値 最大値 単位
MII タイミング
T1.1 TX_CLK High / Low 時間 16 20 24 ns
T1.2 TX_CLK までの TX_D[3:0]、TX_ER、TX_EN のセットアップ 10 ns
T1.3 TX_CLK からの TX_D[3:0]、TX_ER、TX_EN のホールド 0 ns
T2.1 RX_CLK High / Low 時間 16 20 24 ns
T2.2 RX_CLK 立ち上がりからの RX_D[3:0]、RX_ER、RX_DV の遅延 10 30 ns
RMII リーダー タイミング
T3.1 RMII リーダー クロック周期 20 ns
RMII リーダー クロック デューティ サイクル 35 65 %
T3.2 TX_D[1:0]、TX_ER、TX_EN の RMII リーダ クロックに対するセットアップ 4 ns
T3.3 TX_D[1:0]、TX_ER, TX_EN の RMII リーダ クロックからのホールド 2 ns
T3.4 RX_D[1:0]、RX_ER, CRS_DV の RMII リーダ クロック立ち上がりエッジからの遅延 4 10 14 ns
RMII フォロワ タイミング
T3.1 入力基準クロック周期 20 ns
入力クロック デューティ サイクル 35 65 %
T3.2 XI クロックの立ち上がりまでの TX_D[1:0]、TX_ER、TX_EN のセットアップ 4 ns
T3.3 XI クロックの立ち上がりからの TX_D[1:0]、TX_ER、TX_EN のホールド 2 ns
T3.4 XI クロックの立ち上がりからの RX_D[1:0]、RX_ER、CRS_DV の遅延 4 14 ns
RGMII 入力タイミング
Tcyc クロック周期 TX_CLK 36 40 44 ns
Tsetup(align) TX_D[3:0]、TX_CLK までの TX_CTRL のセットアップ時間 (整列モード) 1 2 ns
Thold(align) TX_D[3:0]、TX_CLK からの TX_CTRL のホールド時間 (整列モード) 1 2 ns
RGMII 出力タイミング
Tskew(align) RX_D[3:0]、RX_CLK からの RX_CTRL の遅延時間 (整列モード有効) PHY ピン上 -750 750 ps
Tsetup(shift) RX_D[3:0]、RX_CLK からの RX_CTRL の遅延時間 (シフト モード有効
デフォルト)		 PHY ピン上 2 ns
Tcyc クロック周期 RX_CLK 36 40 44 ns
Duty_G デューティ サイクル RX_CLK 45 50 55 %
Tr/Tf 立ち上がり / 立ち下がり時間 (20% ～ 80%) CLOAD = 5pF 1.2 ns
SMI タイミング
T4.1 MDC から MDIO (出力) までの遅延時間 25pF の負荷容量 0 40 ns
T4.2 MDC に対する MDIO (入力) のセットアップ時間 10 ns
T4.3 MDC に対する MDIO (入力) のホールド時間 10 ns
MDC 周波数 2.5 20 MHz
電源投入のタイミング
T5.1 電源ランプ時間：VSLEEP を除くすべての電源について(1) 0.2 8 ms
T5.1 電源ランプ時間：VSLEEP について(1) 0.4 8 ms
T5.3 XTAL の起動 / セトリング：電源投入から XI 正常 / 安定化まで 0.35 ms
T5.4 電源投入からの発振器の安定化時間 10 ms
最後の電源立ち上がりからリセット解除まで 10 ms
T5.5 電源投入後、SMI 準備完了まで：電源投入後、レジスタ アクセスのために MDC プリアンブルを送信できるようになるまでに必要な待ち時間 10 ms
T5.6 電源オンからストラップ ラッチインまで 10 ms
T5.7 CLKOUT の起動 / セトリング：電源投入から CLKOUT 正常 / 安定化まで 10 ms
T5.8 電源投入からアイドル ストリーム出力まで 10 ms
リセット タイミング (RESET_N)
T6.1 リセット パルス幅：リセット可能にするための最小リセット パルス幅 720 ns
T6.2 リセットから SMI レディまで：リセット後、レジスタ アクセスのために MDC プリアンブルを送信できるようになるまでに必要な待ち時間 1 ms
T6.3 リセットからストラップ値ラッチインまで：ハードウェア構成のピンの遷移から出力ドライバまで 40 µs
T6.4 リセットからアイドル ストリーム出力まで 1800 µs
ウェーク要求とウェーク パルスのタイミング
T7.1 ローカル ウェークアップ パルス幅 40 µs
T7.2 ローカル ウェークアップから INH 遷移まで 40 µs
T7.3 エナジー検出に基づくウェークアップ パルス幅 0.7 ms
T7.4 エナジー検出に基づくウェークアップから INH 遷移まで 0.7 ms
T7.5 エナジー検出に基づくウェークアップから WAKE 転送パルスまで 1.4 ms
送信レイテンシ タイミング
MII の TX_CLK の立ち上がりエッジ (TX_EN アサート時) から MD の SSD シンボルまで 205 233 ns
RMII フォロワの XI クロックの立ち上がりエッジ (TX_EN アサート時) から MDI の SSD シンボルまで 374 409 ns
RMII リーダーのクロックの立ち上がりエッジ (TX_EN アサート時) から MDI の SSD シンボルまで 382 408 ns
RGMII の TX_CLK の立ち上がりエッジ (TX_CTRL アサート時) から MDI の SSD シンボルまで 370 390 ns
SGMII の最初のシンボルから MDI の SSD シンボルまで 420 456 ns
受信レイテンシ タイミング
MDI の SSD シンボルから MII の RX_CLK の立ち上がりエッジ (RX_DV アサート時) まで 467 491 ns
MDI の SSD シンボルからフォロワ RMII の XI クロックの立ち上がりエッジ (CRS_DV アサート時) まで 527 574 ns
MDI の SSD シンボルから RMII リーダーのリーダー クロックの立ち上がりエッジ (CRS_DV アサート時) まで 521 557 ns
MDI の SSD シンボルから RGMII の RX_CLK の立ち上がりエッジ (RX_CTRL アサート時) まで 484 511 ns
MDI の SSD シンボルから SGMII の最初のシンボルまで 708 788 ns
25MHz 発振器の要件
周波数の許容誤差 -100 +100 ppm
立ち上がり / 立ち下がり時間 (10% ～ 90%) 8 ns
ジッター耐性 (RMS) 25 ps
外部クロック モードでの XI デューティ サイクル 40 60 %
50MHz 発振器の要件
周波数 50 MHz
温度と経時変化に対する周波数の許容誤差と安定性 -100 100 ppm
立ち上がり / 立ち下がり時間 (10% - 90%) 4 ns
デューティ サイクル 35 65 %
25MHz 水晶振動子の要件
周波数 25 MHz
温度と経時変化に対する周波数の許容誤差と安定性 -100 100 ppm
等価直列抵抗 100 Ω
出力クロック タイミング (25MHz)
周波数 (PPM) -100 100 -
デューティ サイクル 40 60 %
立ち上がり時間 5000 ps
立ち下がり時間 5000 ps
ジッタ (短期) 1000 ps
周波数 25 MHz
(1) ランプレートが 8ms より長い電源では、最後の電源が安定した後にリセットパルスが必要です。