JAJSQP4A February   2024  – November 2025 ADS1288

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 概要
  5. ピン構成および機能
  6. 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件:1.65V ≤ IOVDD ≤ 1.95V および 2.7V ≤ IOVDD ≤ 3.6V
    7. 5.7 スイッチング特性: 1.65V ≤ IOVDD ≤ 1.95V および 2.7V ≤ IOVDD ≤ 3.6V
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. パラメータ測定情報
    1. 6.1 ノイズ性能
  8. 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
      2. 7.3.2 PGA およびバッファ
        1. 7.3.2.1 プログラマブル ゲイン アンプ (PGA)
        2. 7.3.2.2 バッファ動作 (PGA バイパス)
      3. 7.3.3 電圧リファレンス入力
      4. 7.3.4 IOVDD の電源
      5. 7.3.5 変調器
        1. 7.3.5.1 変調器のオーバードライブ
      6. 7.3.6 デジタル フィルタ
        1. 7.3.6.1 Sinc フィルタ セクション
        2. 7.3.6.2 FIR フィルタ セクション
        3. 7.3.6.3 グループ遅延とステップ応答
          1. 7.3.6.3.1 線形位相応答
          2. 7.3.6.3.2 最小位相応答
        4. 7.3.6.4 HPF ステージ
      7. 7.3.7 クロック入力
      8. 7.3.8 GPIO
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーダウン モード
      2. 7.4.2 リセット
      3. 7.4.3 同期
        1. 7.4.3.1 パルス同期モード
        2. 7.4.3.2 連続同期モード
      4. 7.4.4 サンプル レート コンバータ
      5. 7.4.5 オフセットおよびゲインの較正
        1. 7.4.5.1 OFFSET レジスタ
        2. 7.4.5.2 GAIN レジスタ
        3. 7.4.5.3 較正手順
    5. 7.5 プログラミング
      1. 7.5.1 シリアル インターフェイス
        1. 7.5.1.1 チップ セレクト (CS)
        2. 7.5.1.2 シリアル クロック (SCLK)
        3. 7.5.1.3 データ入力 (DIN)
        4. 7.5.1.4 データ出力 (DOUT)
        5. 7.5.1.5 データ準備完了 (DRDY)
      2. 7.5.2 変換データの形式
      3. 7.5.3 コマンド
        1. 7.5.3.1  シングル バイトのコマンド
        2. 7.5.3.2  ウェークアップ:ウェーク コマンド
        3. 7.5.3.3  STANDBY:ソフトウェア パワーダウン コマンド
        4. 7.5.3.4  SYNC:同期コマンド
        5. 7.5.3.5  RESET:リセット コマンド
        6. 7.5.3.6  データの直接読み取り
        7. 7.5.3.7  RDATA:変換データ読み取りコマンド
        8. 7.5.3.8  RREG:レジスタ読み取りコマンド
        9. 7.5.3.9  WREG:レジスタ書き込みコマンド
        10. 7.5.3.10 OFSCAL:オフセット較正コマンド
        11. 7.5.3.11 GANCAL:ゲイン較正コマンド
  9. レジスタ マップ
    1. 8.1 レジスタの説明
      1. 8.1.1 ID/SYNC:デバイス ID、同期レジスタ (アドレス = 00h) [リセット = xxxx0010b]
      2. 8.1.2 CONFIG0:構成レジスタ (アドレス = 01h) [リセット = 92h]
      3. 8.1.3 CONFIG1:構成レジスタ 1 (アドレス = 02h) [リセット = 10h]
      4. 8.1.4 HPF0、HPF1:ハイパス フィルタ レジスタ (アドレス = 03h、04h) [リセット = 32h、03h]
      5. 8.1.5 OFFSET0、OFFSET1、OFFSET2:オフセット較正レジスタ (アドレス = 05h、06h、07h) [リセット = 00h、00h、00h]
      6. 8.1.6 GAIN0、GAIN1、GAIN2:ゲイン較正レジスタ (アドレス = 08h、09h、0Ah) [ リセット = 00h、00h、40h]
      7. 8.1.7 GPIO:デジタル入力 / 出力バレジスタ (アドレス = 0Bh) [リセット = 000xx000b]
      8. 8.1.8 SRC0、SRC1:サンプル レート コンバータ レジスタ (アドレス = 0Ch、0Dh) [リセット = 00h、80h]
  10. アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 アナログ電源
      2. 9.3.2 デジタル電源
      3. 9.3.3 グランド
      4. 9.3.4 サーマル パッド
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

詳細な設計手順

図 9-1に示すように、ショットキー ダイオード (BAS70 または同等品) は、電圧過負荷から ADC 入力を保護します。ADC 入力は、オプションの ESD 保護ダイオード (TVS0701) によって ESD イベントから保護されています。ジオホン信号は、入力終端抵抗 (R1 および R2) の共通ポイントを 2.5V に駆動することで、中電圧にレベルシフトされます。レベルシフト電圧はリファレンス電圧から生成され、OPA391 オペアンプによってバッファされます。 入力終端抵抗は、ADC 入力に対する入力バイアス電流の帰路としても機能します。

入力信号は、帯域外ノイズを低減するためにフィルタ処理されます。このフィルタは、同相モードおよび差動セクションで構成されています。同相セクションでは、R3、R4、C1、C2 で構成される両方の入力に関連するノイズをフィルタ処理します。差動セクションは、R3 ~ R6 と C3 で構成される差動ノイズをフィルタ処理します。これらの抵抗値は小さく保つことで、熱ノイズを低減しています。

REF6225 は、2.5V のリファレンス電圧を供給します。

AVDD1 の電源電圧は 5V とし、AVSS は AGND に接続します。電源要件を簡素化するため、AVDD2 も 5V とします。IOVDD は 3.3V で示されています。IOVDD = 1.8V の場合、CAPD ピン (19 ピン) を IOVDD に接続します。

電源ピン以外にも、特定のピンに追加のコンデンサを配置します。CAPP–CAPN、REFP–REFN の間、そして CAPBP、CAPBN、CAPI、CAPR、CAPC、CAPD の各ピンには、図 9-1 に示されている容量値のコンデンサが必要です。CAPP–CAPN、CAPBP、および CAPBN コンデンサは C0G のタイプです。

DAC1282 は、THD の性能を検証するための低歪み信号を供給し、さらに DAC1282 の dc テスト モードを使用することで、ジオフォンのインパルス応答をテストできます。ADS1288 の THD テスト性能を最適化するため、DAC1282 コンデンサ CAPP と CAPN の値を 10nF に増やします。回路の付加的な詳細については、DAC1282 データシートをご覧ください。