JAJSQP4A February   2024  – November 2025 ADS1288

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件：1.65V ≤ IOVDD ≤ 1.95V および 2.7V ≤ IOVDD ≤ 3.6V
    7. 5.7 スイッチング特性: 1.65V ≤ IOVDD ≤ 1.95V および 2.7V ≤ IOVDD ≤ 3.6V
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
      2. 7.3.2 PGA およびバッファ
        1. 7.3.2.1 プログラマブル ゲイン アンプ (PGA)
        2. 7.3.2.2 バッファ動作 (PGA バイパス)
      3. 7.3.3 電圧リファレンス入力
      4. 7.3.4 IOVDD の電源
      5. 7.3.5 変調器
        1. 7.3.5.1 変調器のオーバードライブ
      6. 7.3.6 デジタル フィルタ
        1. 7.3.6.1 Sinc フィルタ セクション
        2. 7.3.6.2 FIR フィルタ セクション
        3. 7.3.6.3 グループ遅延とステップ応答
          1. 7.3.6.3.1 線形位相応答
          2. 7.3.6.3.2 最小位相応答
        4. 7.3.6.4 HPF ステージ
      7. 7.3.7 クロック入力
      8. 7.3.8 GPIO
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーダウン モード
      2. 7.4.2 リセット
      3. 7.4.3 同期
        1. 7.4.3.1 パルス同期モード
        2. 7.4.3.2 連続同期モード
      4. 7.4.4 サンプル レート コンバータ
      5. 7.4.5 オフセットおよびゲインの較正
        1. 7.4.5.1 OFFSET レジスタ
        2. 7.4.5.2 GAIN レジスタ
        3. 7.4.5.3 較正手順
    5. 7.5 プログラミング
      1. 7.5.1 シリアル インターフェイス
        1. 7.5.1.1 チップ セレクト (CS)
        2. 7.5.1.2 シリアル クロック (SCLK)
        3. 7.5.1.3 データ入力 (DIN)
        4. 7.5.1.4 データ出力 (DOUT)
        5. 7.5.1.5 データ準備完了 (DRDY)
      2. 7.5.2 変換データの形式
      3. 7.5.3 コマンド
        1. 7.5.3.1  シングル バイトのコマンド
        2. 7.5.3.2  ウェークアップ：ウェーク コマンド
        3. 7.5.3.3  STANDBY：ソフトウェア パワーダウン コマンド
        4. 7.5.3.4  SYNC：同期コマンド
        5. 7.5.3.5  RESET：リセット コマンド
        6. 7.5.3.6  データの直接読み取り
        7. 7.5.3.7  RDATA：変換データ読み取りコマンド
        8. 7.5.3.8  RREG：レジスタ読み取りコマンド
        9. 7.5.3.9  WREG：レジスタ書き込みコマンド
        10. 7.5.3.10 OFSCAL：オフセット較正コマンド
        11. 7.5.3.11 GANCAL：ゲイン較正コマンド
  9. 8 レジスタ マップ
    1. 8.1 レジスタの説明
      1. 8.1.1 ID/SYNC：デバイス ID、同期レジスタ (アドレス = 00h) [リセット = xxxx0010b]
      2. 8.1.2 CONFIG0：構成レジスタ (アドレス = 01h) [リセット = 92h]
      3. 8.1.3 CONFIG1：構成レジスタ 1 (アドレス = 02h) [リセット = 10h]
      4. 8.1.4 HPF0、HPF1：ハイパス フィルタ レジスタ (アドレス = 03h、04h) [リセット = 32h、03h]
      5. 8.1.5 OFFSET0、OFFSET1、OFFSET2：オフセット較正レジスタ (アドレス = 05h、06h、07h) [リセット = 00h、00h、00h]
      6. 8.1.6 GAIN0、GAIN1、GAIN2：ゲイン較正レジスタ (アドレス = 08h、09h、0Ah) [ リセット = 00h、00h、40h]
      7. 8.1.7 GPIO：デジタル入力 / 出力バレジスタ (アドレス = 0Bh) [リセット = 000xx000b]
      8. 8.1.8 SRC0、SRC1：サンプル レート コンバータ レジスタ (アドレス = 0Ch、0Dh) [リセット = 00h、80h]
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 アナログ電源
      2. 9.3.2 デジタル電源
      3. 9.3.3 グランド
      4. 9.3.4 サーマル パッド
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.3.6.1 Sinc フィルタ セクション

デジタル フィルタの最初のセクションは、可変デシメーションの 5 次シンク フィルタ (sinx/x) です。変調器のデータは、サンプル レート コンバータを通り、標準レート fMOD = fCLK / 4 = 1.024MHz でシンクフィルタに渡されます。sinc フィルタは、FIR フィルタのデータの一部フィルタリングを行い、最終的な周波数応答を生成します。sinc フィルタ出力データは、最終的な周波数応答を形成するために後処理フィルタとともに使用することを意図しています。

sinc フィルタのデシメーション比と結果として生じる出力データレートを 表 7-3に示します。sinc フィルタのデータ レートは、CONFIG0 レジスタの DR[2:0] ビットによって設定されます。

表 7-3 Sinc フィルタのデータ レート
DR[2:0] ビット SINC デシメーション比 (N) データ レート (SPS)
000 256 4,000
001 128 8,000
010 64 16,000
011 32 32,000
100 16 64,000

sinc フィルタの Z 領域伝達関数を、式 2に示します。

式 2. ADS1288

ここで

  • N = 表 7-3 のデシメーション比

sinc フィルタの周波数ドメイン伝達関数を、式 3に示します。

式 3. ADS1288

ここで

  • 表 7-3に、N = デシメーション比を示します
  • f = 入力信号の周波数
  • fMOD = 変調器のサンプリング周波数 = fCLK/4 (サンプル レート コンバータはディスエーブル)

sinc フィルタの周波数応答には、出力データ レートとその倍数でノッチ (またはゼロ) が発生します。これらの周波数では、フィルタのゲインはゼロになります。sinc フィルタの広帯域周波数応答を 図 7-11に示し、図 7-12に –3dB 応答を示します。

ADS1288 Sinc フィルタの周波数応答図 7-11 Sinc フィルタの周波数応答
ADS1288 Sinc フィルタの –3dB 応答図 7-12 Sinc フィルタの –3dB 応答

fDATA = 32kSPS での sinc フィルタの周波数応答を図 7-13に示します。1kHz および高調波のトーンは、アイドルトーンを抑制するために変調器入力にディザリングを追加した結果です。デザリング信号の周波数は、表 7-4に示されている合成デジメーション比で fMOD を割った値です2kHz でのノイズ フロアの上昇は、変調器のノイズ成形によるものです。sinc フィルタのデシメーション N = 32 (データ レート = 32kSPS) の場合、外部ポスト フィルタを使用したときの有効帯域幅は 500Hz です。

ADS1288 Sinc フィルタの FFT 出力 (fDATA = 32kSPS) 図 7-13 Sinc フィルタの FFT 出力 (fDATA = 32kSPS)

sinc フィルタのデータは、データ スケーリング、クリップ処理、ユーザ キャリブレーション ステージを通過しないため、FIR フィルタ データの場合とは異なるスケーリングになります。sinc フィルタのデータ スケーリングの詳細については、変換データの形式 セクションを参照してください。