JAJSXM1 December   2025 MCT8376Z-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格 (車載用)
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 SPI のタイミング要件
    7. 6.7 SPI スレーブ モードのタイミング
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  出力段
      2. 7.3.2  PWM 制御モード (1x PWM モード)
        1. 7.3.2.1 アナログ ホール入力構成
        2. 7.3.2.2 デジタル ホール入力構成
        3. 7.3.2.3 非同期変調
        4. 7.3.2.4 同期変調
        5. 7.3.2.5 モーターの動作
      3. 7.3.3  デバイス インターフェイス モード
        1. 7.3.3.1 シリアル・ペリフェラル・インターフェイス (SPI)
        2. 7.3.3.2 ハードウェア インターフェイス
      4. 7.3.4  AVDD および GVDD リニア電圧レギュレータ
      5. 7.3.5  チャージ ポンプ
      6. 7.3.6  スルー レート制御
      7. 7.3.7  クロス導通 (デッド タイム)
      8. 7.3.8  伝搬遅延
      9. 7.3.9  ピン配置図
        1. 7.3.9.1 ロジック レベル入力ピン (内部プルダウン)
        2. 7.3.9.2 ロジック レベル入力ピン (内部プルアップ)
        3. 7.3.9.3 オープン ドレイン ピン
        4. 7.3.9.4 プッシュプル ピン
        5. 7.3.9.5 7 レベル入力ピン
      10. 7.3.10 電流センス アンプ出力 (SO)
      11. 7.3.11 アクティブ消磁
        1. 7.3.11.1 自動同期整流モード (ASR モード)
          1. 7.3.11.1.1 転流時の自動同期整流
          2. 7.3.11.1.2 PWM モード時の自動同期整流
        2. 7.3.11.2 自動非同期整流モード (AAR モード)
      12. 7.3.12 サイクル単位の電流制限
        1. 7.3.12.1 100% デューティ サイクル入力でのサイクル単位の電流制限
      13. 7.3.13 ホール コンパレータ (アナログ ホール入力)
      14. 7.3.14 進角
      15. 7.3.15 FGOUT 信号
      16. 7.3.16 保護
        1. 7.3.16.1 VM 電源低電圧誤動作防止 (RESET)
        2. 7.3.16.2 AVDD 低電圧保護 (AVDD_UV)
        3. 7.3.16.3 GVDD 低電圧誤動作防止 (GVDD_UV)
        4. 7.3.16.4 VCP チャージ ポンプ低電圧誤動作防止 (CPUV)
        5. 7.3.16.5 過電圧保護 (OV)
        6. 7.3.16.6 過電流保護 (OCP)
          1. 7.3.16.6.1 OCP ラッチ シャットダウン (OCP_MODE = 00b)
          2. 7.3.16.6.2 OCP 自動リトライ (OCP_MODE = 01b)
          3. 7.3.16.6.3 OCP 通知のみ (OCP_MODE = 10b)
          4. 7.3.16.6.4 OCP 無効 (OCP_MODE = 11b)
        7. 7.3.16.7 モーター ロック (MTR_LOCK)
          1. 7.3.16.7.1 MTR_LOCK ラッチ シャットダウン (MTR_LOCK_MODE = 00b)
          2. 7.3.16.7.2 MTR_LOCK 自動リトライ (MTR_LOCK_MODE = 01b)
          3. 7.3.16.7.3 MTR_LOCK 通知のみ (MTR_LOCK_MODE= 10b)
          4. 7.3.16.7.4 MTR_LOCK 無効 (MTR_LOCK_MODE = 11b)
        8. 7.3.16.8 過熱警告 (OTW)
        9. 7.3.16.9 サーマル シャットダウン (OTS)
    4. 7.4 デバイスの機能モード
      1. 7.4.1 機能モード
        1. 7.4.1.1 スリープ モード
        2. 7.4.1.2 動作モード
        3. 7.4.1.3 フォルト リセット (CLR_FLT または nSLEEP リセット パルス)
      2. 7.4.2 DRVOFF 機能
    5. 7.5 SPI 通信
      1. 7.5.1 プログラミング
        1. 7.5.1.1 SPI フォーマット
  9. 8 レジスタ マップ
    1. 8.1 ステータス レジスタ
    2. 8.2 制御レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 ホール センサの構成と接続
      1. 9.2.1 代表的な構成
      2. 9.2.2 オープン ドレイン構成
      3. 9.2.3 直列構成
      4. 9.2.4 並列構成
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 バルク コンデンサ
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
      3. 9.4.3 熱に関する注意事項
        1. 9.4.3.1 電力散逸
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.5.1.1 SPI フォーマット

SPI フォーマット - パリティ付き

SDI 入力データ ワードは 24 ビット長であり、以下のフォーマットで構成されています。

  • 1 読み出しまたは書き込みビット、W (ビット B16)
  • 6 アドレス ビット、A (ビット B22～B17)
  • パリティビット、P (ビット B23)
  • 15 データ ビット、1 パリティ ビット、D (ビット B15 ～ B0)

SDO 出力データ ワードは 24 ビット長です。最上位ビットはステータス ビット、最下位の 16 ビットはアクセス先のレジスタのデータ コンテンツです。

表 7-8 SPI の SDI 入力データ ワード フォーマット
PARITY アドレス RW PARITY データ
B23 B22 B21 B20 B19 B18 B17 B16 B15 B14 B13 B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0
P A5 A4 A3 A2 A1 A0 W0 P D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
表 7-9 SDO 出力データ ワードのフォーマット
STATUS データ
B23 B22 B21 B20 B19 B18 B17 B16 B15 B14 B13 B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0
S7 S6 S5 S4 S3 S2 S1 S0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

SPI フレーム フォーマットで使用されるビットの詳細について以下をご覧ください。

読み出し/書き込みビット(R/W)：R/W (W0) ビットが 0b にセットされている場合、これは SPI 書き込みトランザクションを示します。SPI 読み出し動作には、R/W ビットを 1b に設定する必要があります。

アドレス ビット (A)：SPI セカンダリ デバイスは、6 ビットのレジスタ アドレスを受け取ります。

パリティビット (P)：SPI 入力データ フレームのヘッダー フィールド とデータ フィールドの両方に、シングル ビット エラー検出 のためのパリティ ビットが含まれています (表 7-8 を参照)。B23 はヘッダー フィールドのパリティ ビット、B15 はデータ フィールドのパリティ ビットです。使用されるパリティ方式は偶数パリティです。16 ビット (パリティ ビットを含む) のブロック内の数は偶数です。パリティ チェックが成功した場合にのみ、データは内部レジスタに書き込まれます。パリティ チェックは、SYS_CTRL レジスタの SPI_PEN ビットを構成することで、有効化または無効化できます。パリティ チェックはデフォルトで無効化されています。

注: パリティ チェックはデフォルトで無効化されていますが、シングル ビット エラーを防止するために、パリティ チェックを有効化することを TI は推奨しています。