JAJU922A October   2022  – February 2024

 

  1.   1
  2.   概要
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1 CLLLC システムの説明
    1. 1.1 主なシステム仕様
  8. 2 CLLLC システムの概要
    1. 2.1 ブロック図
    2. 2.2 設計上の考慮事項とシステム設計理論
      1. 2.2.1 タンクの設計
        1. 2.2.1.1 電圧ゲイン
        2. 2.2.1.2 トランス ゲイン比の設計 (NCLLLC)
        3. 2.2.1.3 磁化インダクタンスの選択 (Lm)
        4. 2.2.1.4 共振インダクタとコンデンサの選択 (Lrp と Crp)
      2. 2.2.2 電流および電圧センシング
        1. 2.2.2.1 VPRIM 電圧センシング
        2. 2.2.2.2 VSEC 電圧センシング
        3. 2.2.2.3 ISEC 電流センシング
        4. 2.2.2.4 ISEC タンクおよび IPRIM タンク
        5. 2.2.2.5 IPRIM 電流センシング
        6. 2.2.2.6 保護 (CMPSS および X-Bar)
      3. 2.2.3 PWM 変調
  9. 3 トーテムポール PFC システムの説明
    1. 3.1 トーテムポール ブリッジレス PFC の利点
    2. 3.2 トーテムポール ブリッジレス PFC の動作
    3. 3.3 主なシステム仕様
    4. 3.4 システム概要
      1. 3.4.1 ブロック図
    5. 3.5 システム設計理論
      1. 3.5.1 PWM
      2. 3.5.2 電流ループモデル
      3. 3.5.3 DCバス電圧制御ループ
      4. 3.5.4 電流スパイクを除去または低減するゼロクロス付近のソフトスタート
      5. 3.5.5 電流の計算
      6. 3.5.6 インダクタの計算
      7. 3.5.7 出力コンデンサの計算
      8. 3.5.8 電流および電圧センシング
  10. 4 主な使用製品
    1. 4.1 C2000 マイクロコントローラ TMS320F28003x
    2. 4.2 LMG352xR30-Q1
    3. 4.3 UCC21222-Q1
    4. 4.4 AMC3330-Q1
    5. 4.5 AMC3302-Q1
  11. 5 ハードウェア、ソフトウェア、試験要件、試験結果
    1. 5.1 必要なハードウェアとソフトウェア
      1. 5.1.1 ハードウェアの設定
        1. 5.1.1.1 制御カードの設定
      2. 5.1.2 ソフトウェア
        1. 5.1.2.1 Code Composer Studio 内でプロジェクトを開く
        2. 5.1.2.2 プロジェクト構造
    2. 5.2 テストと結果
      1. 5.2.1 テストのセットアップ (初期設定)
      2. 5.2.2 CLLLC のテスト手順
        1. 5.2.2.1 ラボ 1.1 次側から 2 次側への電力フロー、PWM ドライバの開ループ チェック
        2. 5.2.2.2 ラボ 2.1 次側から 2 次側への電力フロー、PWM ドライバおよび保護付き ADC の開ループ チェック (2 次側に抵抗性負荷が接続されている状態)
          1. 5.2.2.2.1 ラボ 2 のソフトウェア オプションの設定
          2. 5.2.2.2.2 プロジェクトのビルドおよびロードとデバッグ環境の設定
          3. 5.2.2.2.3 リアルタイム エミュレーションの使用
          4. 5.2.2.2.4 コードの実行
          5. 5.2.2.2.5 電圧ループに対する SFRA プラントの測定
          6. 5.2.2.2.6 アクティブ同期整流の検証
          7. 5.2.2.2.7 電流ループに対する SFRA プラントの測定
        3. 5.2.2.3 ラボ 3.1 次側から 2 次側への電力フロー、閉電圧ループ チェック (2 次側に抵抗性負荷が接続されている状態)
          1. 5.2.2.3.1 ラボ 3 のソフトウェア オプションの設定
          2. 5.2.2.3.2 プロジェクトのビルドおよびロードとデバッグ環境の設定
          3. 5.2.2.3.3 コードの実行
          4. 5.2.2.3.4 閉電圧ループに対する SFRA の測定
        4. 5.2.2.4 ラボ 4.1 次側から 2 次側への電力フロー、閉電流ループ チェック (2 次側に抵抗性負荷が接続されている状態)
          1. 5.2.2.4.1 ラボ 4 のソフトウェア オプションの設定
          2. 5.2.2.4.2 プロジェクトのビルドおよびロードとデバッグの設定
          3. 5.2.2.4.3 コードの実行
          4. 5.2.2.4.4 閉電流ループに対する SFRA の測定
        5. 5.2.2.5 ラボ 5.1 次側から 2 次側への電力フロー、閉電流ループ チェック (2 次側で抵抗性負荷が電圧源と並列に接続されてバッテリ接続をエミュレートしている状態)
          1. 5.2.2.5.1 ラボ 5 のソフトウェア オプションの設定
          2. 5.2.2.5.2 電流ループ補償器の設計
          3. 5.2.2.5.3 プロジェクトのビルドおよびロードとデバッグの設定
          4. 5.2.2.5.4 コードの実行
          5. 5.2.2.5.5 バッテリ エミュレーション モードでの閉電流ループに対する SFRA 測定
      3. 5.2.3 TTPLPFC のテスト手順
        1. 5.2.3.1 ラボ 1：開ループ、DC
          1. 5.2.3.1.1 BUILD 1のソフトウェアオプションの設定
          2. 5.2.3.1.2 プロジェクトのビルドおよびロード
          3. 5.2.3.1.3 デバッグ環境設定ウィンドウ
          4. 5.2.3.1.4 リアルタイム エミュレーションの使用
          5. 5.2.3.1.5 コードの実行
        2. 5.2.3.2 ラボ 2：閉電流ループ DC
          1. 5.2.3.2.1 BUILD 2のソフトウェアオプションの設定
          2. 5.2.3.2.2 電流ループ補償器の設計
          3. 5.2.3.2.3 プロジェクトのビルドおよびロードとデバッグの設定
          4. 5.2.3.2.4 コードの実行
        3. 5.2.3.3 ラボ 3：閉電流ループ、AC
          1. 5.2.3.3.1 ラボ 3 のソフトウェア オプションの設定
          2. 5.2.3.3.2 プロジェクトのビルドおよびロードとデバッグの設定
          3. 5.2.3.3.3 コードの実行
        4. 5.2.3.4 ラボ 4：閉電圧および電流ループ
          1. 5.2.3.4.1 BUILD 4のソフトウェアオプションの設定
          2. 5.2.3.4.2 プロジェクトのビルドおよびロードとデバッグの設定
          3. 5.2.3.4.3 コードの実行
      4. 5.2.4 テスト結果
        1. 5.2.4.1 効率
        2. 5.2.4.2 システム性能
        3. 5.2.4.3 ボード線図
        4. 5.2.4.4 効率とレギュレーションのデータ
        5. 5.2.4.5 熱データ
        6. 5.2.4.6 PFC の波形
        7. 5.2.4.7 CLLLC の波形
  12. 6 デザイン ファイル
    1. 6.1 回路図
    2. 6.2 部品表 (BOM)
    3. 6.3 Altium プロジェクト
    4. 6.4 ガーバー ファイル
  13. 7 ソフトウェア ファイル
  14. 8 関連資料
    1. 8.1 商標
  15. 9 用語
  16. 10著者について
  17. 11改訂履歴

2.2.3 PWM 変調

図 2-14 に、このデザインで使用する PWM の波形構成を示します。

高分解能 PWM は 1 次側レッグと 2 次側レッグに使用され、PWM の生成にはアップダウン カウント モードが使用されます。高分解能 PWM を使用する場合、PRIM_LEG1_H PWM パルスは周期イベントの中心に配置され、タイム ベースはアップダウン カウントに構成されます。その後、相補型スイッチ用に、高分解能デッドタイムを持つ相補型パルスが生成されます。LEG1 と LEG2 の間には、フルブリッジ動作のために 180 度の位相シフトがあります。これは、PWM モジュールの機能を使用して xA 出力と xB 出力を入れ替えることで実現します。(別の方法として、位相シフトを実装することもできますが、このデザインでは必要ありません)。

2 次側への PWM パルスはアイソレータを通るため、さらに伝搬遅延が生じます。この伝搬遅延を考慮して、PWM を少し進める必要があります。これは、1 次側アクティブ PWM パルスの立ち下がりエッジに対する位相シフト遅延によって行われます。2 次側の位相シフトは、図 2-14 に示すように、アイソレータに必要な周期と遅延の組み合わせによるものです。アクティブ同期整流方式を使用しているため、立ち上がりエッジは 1 次側 PWM スイッチのタイミングによって制御されます。スイッチング イベントはノイズが多い可能性があるため、ブランキング ウィンドウを使用します。2 次側タンクの電流は、動作周波数や負荷に応じて不連続になることがあります。そのため、立ち下がりエッジは、2 次側電流がゼロになった直後にトリガされるトリップ動作によって制御されます。その後、次のゼロ イベントまたは周期イベントが発生するまでトリップがラッチされ、ノイズによる 2 次側スイッチの意図しないオン動作を回避します。ブランキング パルスは PWM タイム ベースによって生成されますが、トリップ ラッチ動作やブランキング動作は CMPSS の一部として行われます。タンク電流の正の半分であるか負の半分であるかに応じて、2 つの異なるトリップ信号が生成され、X-Bar 経由で PWM モジュールに送信されます。C2000 マイクロコントローラのタイプ 4 PWM は、これらのイベントを独自に使用して、アップ カウント中に xA パルスを、ダウン カウント中に xB パルスをトリップさせることができます。詳細については、セクション 5.1.2 を参照し、ソリューションの HAL ファイルである関数 CLLLC_HAL_setupSynchronousRectificationAction() 内のコードを参照してください。

タイプ 4 PWM のグローバル リンク メカニズムは、レジスタの更新に必要なサイクル数を減らし、高周波動作を可能にするために使用されます。たとえば、関数 CLLLC_HAL_setupPWM() 内の以下のコードは、すべての PWM レッグの TBPRD レジスタをリンクしています。このリンクを使用すると、PRIM_LEG1 TBPRD レジスタへの書き込みを 1 回行うだけで、PRIM_LEF2、SEC_LEG1、SEC_LEG2 に値が書き込まれます。


EPWM_setupEPWMLinks(CLLLC_PRIM_LEG2_PWM_BASE,
                    EPWM_LINK_WITH_EPWM_1,
                    EPWM_LINK_TBPRD);

EPWM_setupEPWMLinks(CLLLC_SEC_LEG1_PWM_BASE,
                    EPWM_LINK_WITH_EPWM_1,
                    EPWM_LINK_TBPRD);

EPWM_setupEPWMLinks(CLLLC_SEC_LEG2_PWM_BASE,
                    EPWM_LINK_WITH_EPWM_1,
                    EPWM_LINK_TBPRD);

高分解能 PWM は前のサイクルでの残りの計算結果を次のサイクルに持ち越すため、位相関係を維持するために 1 次側 PWM と 2 次側 PWM の間で周期的な同期を使用することはできません。周波数の変化やデューティの変化が検出されるたびに、高速割り込みサービス ルーチンを使用して、ワンタイム同期が行われます (ISR1、セクション 5.1.2.2 を参照)。

TIDM-02013 CLLLC 設計に使用される PWM 方式、1 次側から 2 次側への電力フローによるアクティブ同期整流の場合図 2-14 CLLLC 設計に使用される PWM 方式、1 次側から 2 次側への電力フローによるアクティブ同期整流の場合

逆方向の電力フローについても同様に、使用されている PWM 構成を 図 2-15 に示します。

TIDM-02013 CLLLC 設計に使用される PWM 方式、2 次側から 1 次側への電力フローによるアクティブ同期整流の場合図 2-15 CLLLC 設計に使用される PWM 方式、2 次側から 1 次側への電力フローによるアクティブ同期整流の場合