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TMS320C6474

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Procesador de señal digital multinúcleo

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TMS320C6474

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Detalles del producto

CPU 32-/64-bit Operating system DSP/BIOS Rating Catalog Operating temperature range (°C) -40 to 95
CPU 32-/64-bit Operating system DSP/BIOS Rating Catalog Operating temperature range (°C) -40 to 95
FCBGA (CUN) 561 529 mm² (23 mm × 23 mm)
  • Key Features
    • High-Performance Multicore DSP (C6474)
    • Instruction Cycle Time: 0.83 ns (1.2-GHz Device); 1 ns (1-GHz Device); 1.18 ns (850-MHz Device)
    • Clock Rate: 1 GHz to 1.2 GHz (1.2-GHz Device); 1 GHz (1-GHz Device); 850 MHz (850-MHz Device)
    • Commercial Temperature and Extended Tmperature
    • 3 TMS320C64x+™ DSP Cores; Six RSAs for CDMA Processing (2 per core)
    • Enhanced VCP2/TCP2
    • Frame Synchronization Interface
    • 16-/32-Bit DDR2-667 Memory Controller
    • EDMA3 Controller
    • Antenna Interface
    • Two 1x Serial RapidIO® Links, v1.2 Compliant
    • One 1.8-V Inter-Integrated Circuit (I2C) Bus
    • Two 1.8-V McBSPs
    • 1000 Mbps Ethernet MAC (EMAC)
    • Six 64-Bit General-Purpose Timers
    • 16 General-Purpose I/O (GPIO) Pins
    • Internal Semaphore Module non-UMTS Systems
    • System PLL and PLL Controller/DDR PLL and PLL Controller, Dedicated to DDR2 Memory Controller
  • High-Performance Multicore DSP (C6474)
    • Instruction Cycle Time:
      • 1.2-GHz Device: 1.0-ns to 0.83-ns
      • 1-GHz Device: 1-ns
      • 850-MHz Device: 1.18 ns
    • Clock Rate:
      • 1.2-GHz Device: 1-GHz to 1.2-GHz
      • 1-GHz Device: 1-GHz
      • 850-MHz Device: 850 MHz
    • Eight 32-Bit Instructions/Cycle
    • Commercial Temperature:
      • 1.2-GHz Device: 0°C to 95°C
      • 1-GHz Device: 0°C to 100°C
      • 850-MHZ and 1-GHz Device: 0°C to 100°C
    • Extended Temperature:
      • 1.2-GHz Device: -40°C to 95°C(1)
      • 1-GHz Device: -40°C to 100°C
  • 3 TMS320C64x+™ DSP Cores
    • Dedicated SPLOOP Instructions
    • Compact Instructions (16-Bit)
    • Exception Handling
  • TMS320C64x+ Megamodule L1/L2 Memory Architecture
    • 256 K-Bit (32 K-Byte) L1P Program Cache [Direct Mapped]
    • 256 K-Bit (32 K-Byte) L1D Data Cache [2-Way Set-Associative]
    • 512 K-Bit (64 K-Byte) L3 ROM
  • Enhanced VCP2
    • Supports Over 694 7.95-Kbps AMR
  • Enhanced Turbo Decoder Coprocessor (TCP2)
    • Supports up to Eight 2-Mbps 3 GPP (6 Iterations)
  • Endianness: Little Endian, Big Endian
  • Frame Synchronization Interface
    • Time Alignment Between Internal Subsystems, External Devices/System
    • OBSAI RP1 Compliant for Frame Burst Data
    • Alternate Interfaces for non-RP1 and non-UMTS Systems
  • 16-/32-Bit DDR2-667 Memory Controller
  • EDMA3 Controller (64 Independent Channels)
  • Antenna Interface
    • 6 Configurable Links (Full Duplex)
    • Supports OBSAI RP3 Protocol, v1.0: 768-Mbps, 1.536-, 3.072-Gbps Link Rates
    • Supports CPRI Protocol V2.0:614.4-Mbps, 1.2288-, 2.4576-Gbps Link Rates
    • Clock Input Independent or Shared with CPU (Selectable at Boot-Time)
  • Two 1x Serial RapidIO® Links, v1.2 Compliant
    • 1.25-, 2.5-, 3.125-Gbps Link Rates
    • Message Passing and DirectIO Support
    • Error Management Extensions and Congestion Control
  • One 1.8-V Inter-Integrated Circuit (I2C) Bus
  • Two 1.8-V McBSPs
  • 1000 Mbps Ethernet MAC (EMAC)
    • IEEE 802.3 Compliant
    • Supports SGMII, v1.8 Compliant
    • 8 Independent Transmit (TX) and 8 Independent Receive (RX) Channels
  • Six 64-Bit General-Purpose Timers
    • Configurable up to Twelve 32-Bit Timers
    • Configurable in a Watchdog Timer mode
  • 16 General-Purpose I/O (GPIO) Pins
  • Internal Semaphore Module
    • Software Method to Control Access to Shared Resources
    • 32 General Purpose Semaphore Resources
  • System PLL and PLL Controller
  • DDR PLL and PLL Controller, Dedicated to DDR2 Memory Controller
  • IEEE-1149.1 and IEEE-1149.6 (JTAG™) Boundary-Scan-Compatible
  • 561-Pin Ball Grid Array (BGA) Packages (CUN, GUN, or ZUN Suffix), 0.8-mm Ball Pitch
  • 0.065-µm/7-Level Cu Metal Process (CMOS)
  • SmartReflex™ Class 0 Enabled - 0.9-V to 1.2-V Adaptive Core Voltage
  • 1.8-V, 1.1-V I/Os

(1)Note: Advance Information is presented in this document for the C6474 1.2-GHz extended temperature device.

All trademarks are the property of their respective owners.

  • Key Features
    • High-Performance Multicore DSP (C6474)
    • Instruction Cycle Time: 0.83 ns (1.2-GHz Device); 1 ns (1-GHz Device); 1.18 ns (850-MHz Device)
    • Clock Rate: 1 GHz to 1.2 GHz (1.2-GHz Device); 1 GHz (1-GHz Device); 850 MHz (850-MHz Device)
    • Commercial Temperature and Extended Tmperature
    • 3 TMS320C64x+™ DSP Cores; Six RSAs for CDMA Processing (2 per core)
    • Enhanced VCP2/TCP2
    • Frame Synchronization Interface
    • 16-/32-Bit DDR2-667 Memory Controller
    • EDMA3 Controller
    • Antenna Interface
    • Two 1x Serial RapidIO® Links, v1.2 Compliant
    • One 1.8-V Inter-Integrated Circuit (I2C) Bus
    • Two 1.8-V McBSPs
    • 1000 Mbps Ethernet MAC (EMAC)
    • Six 64-Bit General-Purpose Timers
    • 16 General-Purpose I/O (GPIO) Pins
    • Internal Semaphore Module non-UMTS Systems
    • System PLL and PLL Controller/DDR PLL and PLL Controller, Dedicated to DDR2 Memory Controller
  • High-Performance Multicore DSP (C6474)
    • Instruction Cycle Time:
      • 1.2-GHz Device: 1.0-ns to 0.83-ns
      • 1-GHz Device: 1-ns
      • 850-MHz Device: 1.18 ns
    • Clock Rate:
      • 1.2-GHz Device: 1-GHz to 1.2-GHz
      • 1-GHz Device: 1-GHz
      • 850-MHz Device: 850 MHz
    • Eight 32-Bit Instructions/Cycle
    • Commercial Temperature:
      • 1.2-GHz Device: 0°C to 95°C
      • 1-GHz Device: 0°C to 100°C
      • 850-MHZ and 1-GHz Device: 0°C to 100°C
    • Extended Temperature:
      • 1.2-GHz Device: -40°C to 95°C(1)
      • 1-GHz Device: -40°C to 100°C
  • 3 TMS320C64x+™ DSP Cores
    • Dedicated SPLOOP Instructions
    • Compact Instructions (16-Bit)
    • Exception Handling
  • TMS320C64x+ Megamodule L1/L2 Memory Architecture
    • 256 K-Bit (32 K-Byte) L1P Program Cache [Direct Mapped]
    • 256 K-Bit (32 K-Byte) L1D Data Cache [2-Way Set-Associative]
    • 512 K-Bit (64 K-Byte) L3 ROM
  • Enhanced VCP2
    • Supports Over 694 7.95-Kbps AMR
  • Enhanced Turbo Decoder Coprocessor (TCP2)
    • Supports up to Eight 2-Mbps 3 GPP (6 Iterations)
  • Endianness: Little Endian, Big Endian
  • Frame Synchronization Interface
    • Time Alignment Between Internal Subsystems, External Devices/System
    • OBSAI RP1 Compliant for Frame Burst Data
    • Alternate Interfaces for non-RP1 and non-UMTS Systems
  • 16-/32-Bit DDR2-667 Memory Controller
  • EDMA3 Controller (64 Independent Channels)
  • Antenna Interface
    • 6 Configurable Links (Full Duplex)
    • Supports OBSAI RP3 Protocol, v1.0: 768-Mbps, 1.536-, 3.072-Gbps Link Rates
    • Supports CPRI Protocol V2.0:614.4-Mbps, 1.2288-, 2.4576-Gbps Link Rates
    • Clock Input Independent or Shared with CPU (Selectable at Boot-Time)
  • Two 1x Serial RapidIO® Links, v1.2 Compliant
    • 1.25-, 2.5-, 3.125-Gbps Link Rates
    • Message Passing and DirectIO Support
    • Error Management Extensions and Congestion Control
  • One 1.8-V Inter-Integrated Circuit (I2C) Bus
  • Two 1.8-V McBSPs
  • 1000 Mbps Ethernet MAC (EMAC)
    • IEEE 802.3 Compliant
    • Supports SGMII, v1.8 Compliant
    • 8 Independent Transmit (TX) and 8 Independent Receive (RX) Channels
  • Six 64-Bit General-Purpose Timers
    • Configurable up to Twelve 32-Bit Timers
    • Configurable in a Watchdog Timer mode
  • 16 General-Purpose I/O (GPIO) Pins
  • Internal Semaphore Module
    • Software Method to Control Access to Shared Resources
    • 32 General Purpose Semaphore Resources
  • System PLL and PLL Controller
  • DDR PLL and PLL Controller, Dedicated to DDR2 Memory Controller
  • IEEE-1149.1 and IEEE-1149.6 (JTAG™) Boundary-Scan-Compatible
  • 561-Pin Ball Grid Array (BGA) Packages (CUN, GUN, or ZUN Suffix), 0.8-mm Ball Pitch
  • 0.065-µm/7-Level Cu Metal Process (CMOS)
  • SmartReflex™ Class 0 Enabled - 0.9-V to 1.2-V Adaptive Core Voltage
  • 1.8-V, 1.1-V I/Os

(1)Note: Advance Information is presented in this document for the C6474 1.2-GHz extended temperature device.

All trademarks are the property of their respective owners.

The TMS320C64x+ DSPs (including the TMS320C6474 device) are the highest-performance multicore DSP generation in the TMS320C6000™ DSP platform.

The C6474 device is based on the third-generation high-performance, advanced VelociTI™ very-long-instruction-word (VLIW) architecture developed by Texas Instruments (TI).

The C64x+™ devices are upward code-compatible from previous devices that are part of the C6000™ DSP platform.

The TMS320C64x+ DSPs (including the TMS320C6474 device) are the highest-performance multicore DSP generation in the TMS320C6000™ DSP platform.

The C6474 device is based on the third-generation high-performance, advanced VelociTI™ very-long-instruction-word (VLIW) architecture developed by Texas Instruments (TI).

The C64x+™ devices are upward code-compatible from previous devices that are part of the C6000™ DSP platform.
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Documentación técnica

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* Hoja de datos TMS320C6474 Multicore Digital Signal Processor Data Manual datasheet (Rev. H) 11/04/2011
* Errata TMS320C6474 DSP Silicon Errata (Silicon Revisions 2.1, 1.3, 1.2) (Rev. C) 11/03/2011
Nota sobre la aplicación How to Migrate CCS 3.x Projects to the Latest CCS (Rev. A) PDF | HTML 19/05/2021
Guía del usuario SYS/BIOS (TI-RTOS Kernel) User's Guide (Rev. V) 1/06/2020
Nota sobre la aplicación Error Detection and Correction Mechanism of TMS320C64x+/C674x (Rev. A) 19/07/2013
Más documentación Picture it: DSPs in medical imaging (Rev. C) 12/07/2013
Nota sobre la aplicación Multicore Programming Guide (Rev. B) 29/08/2012
Guía del usuario TMS320C6474 DSP EMAC/MDIO Module Reference Guide (Rev. B) 2/03/2012
Nota sobre la aplicación Introduction to TMS320C6000 DSP Optimization 6/10/2011
Guía del usuario TMS320C6474 DSP Enhanced DMA (EDMA3) Controller User's Guide (Rev. B) 1/07/2011
Guía del usuario Bootloader User's Guide for the TMS320C645x/C647x DSP (Rev. G) 3/06/2011
Guía del usuario TMS320C6474 DSP DDR2 Memory Controller User's Guide (Rev. D) 2/06/2011
Nota sobre la aplicación Tuning VCP2 and TCP2 Bit Error Rate Performance 11/02/2011
Guía del usuario TMS320C6474 Serial RapidIO (SRIO) User's Guide (Rev. D) 3/02/2011
Guía del usuario TMS320C64x+ DSP Megamodule Reference Guide (Rev. K) 3/08/2010
Nota sobre la aplicación TMS320C6474 Hardware Design Guide (Rev. B) 3/08/2010
Guía del usuario TMS320C64x/C64x+ DSP CPU and Instruction Set Reference Guide (Rev. J) 30/07/2010
Guía del usuario TMS320C6474 DSP Multichannel Buffered Serial Port (McBSP) User's Guide (Rev. A) 18/05/2010
Guía del usuario TMS320C6474 DSP Viterbi-Decoder Coprocessor 2 Reference Guide (Rev. B) 8/12/2009
Guía del usuario TMS320C6474 DSP Inter-Integrated Circuit (I2C) Module User's Guide (Rev. A) 28/10/2009
Nota sobre la aplicación Connecting Antenna Interface (AIF) With TDM Bridge Chip (IDT 80HFC001) 28/08/2009
Nota sobre la aplicación Using the TMS320C6474 Antenna Interface (AIF) for Inter-DSP Communication 28/08/2009
Nota sobre la aplicación Direct I/O Library 28/08/2009
Nota sobre la aplicación TMS320C6474 DDR2 Implementation Guidelines (Rev. A) 4/08/2009
Nota sobre la aplicación How to Approach Inter-Core Communication on TMS320C6474 27/01/2009
Nota sobre la aplicación Inter-Core Communication on TMS320C6474 12/01/2009
Nota sobre la aplicación TPS40197 Reference Design 17/12/2008
Informe See the difference:DSPs in medical imaging 31/10/2008
Guía del usuario TMS320C6474 DSP Power/Sleep Controller (PSC) User’s Guide 14/10/2008
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Guía del usuario TMS320C6474 DSP 64-Bit Timer User's Guide 14/10/2008
Nota sobre la aplicación TMS320C6474 Power Consumption Summary 14/10/2008
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Nota sobre la aplicación Migrating from TMS320C6455 to TMS320C6474 14/10/2008
Guía del usuario TMS320C6474 Frame Synchronization User's Guide 14/10/2008
Guía del usuario TMS320C6474 Semaphore User's Guide 14/10/2008
Guía del usuario TMS320C6474 DSP Software-Programmable Phase-Locked Loop (PLL) Controller UG 14/10/2008
Guía del usuario TMS320C6474 DSP Chip Interrupt Controller (CIC) User's Guide 14/10/2008
Nota sobre la aplicación TMS320C6474 Multicore Digital Signal Processor Technical Brief 14/10/2008
Guía del usuario TMS320C6474 DSP Turbo-Decoder Coprocessor 2 (TCP2) Reference Guide 14/10/2008
Nota sobre la aplicación TMS320C6474 Module Throughput Application Report 14/10/2008
Nota sobre la aplicación TMS320C6474 SERDES Implementation Guidelines 14/10/2008
Nota sobre la aplicación C6474 (x4) Power Using Modules 1/10/2008
Nota sobre la aplicación C6474 (x2) Power Using Modules 30/09/2008
Nota sobre la aplicación Migrating from EDMA v2.0 to EDMA v3.0 TMS320C64X DSP (Rev. A) 21/08/2008
Nota sobre la aplicación Migrating from TMS320C64x to TMS320C64x+ (Rev. A) 20/10/2005
Guía del usuario High-Speed DSP Systems Design Reference Guide 20/05/2005

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Sonda de depuración

TMDSEMU200-U — Sonda de depuración XDS200 USB

El XDS200 es una sonda de depuración (emulador) que se utiliza para depurar dispositivos integrados de TI. Para la mayoría de los dispositivos, se recomienda utilizar el XDS110 (www.ti.com/tool/TMDSEMU110-U), que es más nuevo y de menor costo. El XDS200 es compatible con una amplia variedad de (...)

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En inventario
Límite:
??asset.out-of-stock-ti_es_MX??
No disponible
Sonda de depuración

TMDSEMU560V2STM-U — Sonda de depuración USB para rastreo del sistema con el software XDS560™ v2

El XDS560v2 es el modelo de mayor rendimiento de la familia de sondas de depuración XDS560™ y es compatible tanto con el estándar JTAG tradicional (IEEE 1149.1) como con cJTAG (IEEE 1149.7).  Tenga en cuenta que no es compatible con la depuración por cable serie (SWD).

Todas las sondas de (...)

Productos y hardware compatibles
En inventario
Límite:
??asset.out-of-stock-ti_es_MX??
No disponible
Sonda de depuración

TMDSEMU560V2STM-UE — Sonda de depuración USB y ethernet de seguimiento del sistema XDS560v2

The XDS560v2 is the highest performance of the XDS560™ family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7). Note that it does not support serial wire debug (SWD).

All XDS debug probes support Core and System Trace in all ARM and DSP processors (...)

Productos y hardware compatibles
En inventario
Límite:
??asset.out-of-stock-ti_es_MX??
No disponible
Sonda de depuración

LB-3P-TRACE32-DSP — Sistema de depuración y seguimiento Lauterbach TRACE32 para procesadores de señales digitales (DSP)

Lauterbach‘s TRACE32® tools are a suite of leading-edge hardware and software components that enables developers to analyze, optimize and certify all kinds of single- or multi-core Digital Signal processors (DSPs) which are a popular choice for audio and video processing as well as radar data (...)

Desde: Lauterbach GmbH
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Kit de desarrollo de software (SDK)

LINUXMCSDK — Linux MCSDK for C66x, C647x and C645x

NOTE: K2x, C665x and C667x devices are now actively maintained on the Processor-SDK release stream. See links above.

Our Multicore Software Development Kits (MCSDK) provide highly-optimized bundles of foundational, platform-specific drivers to enable development on selected TI ARM and DSP devices. (...)

Productos y hardware compatibles
Kit de desarrollo de software (SDK)

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The TI Embedded Processor Software Toolkit for Medical Imaging (STK-MED) is a collection of several standard ultrasound and optical coherence tomography (OCT) algorithms for TI’s C66x™ and C64x+™ architecture. The algorithms showcase how medical imaging functions can leverage the C66x and (...)
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IDE, configuración, compilador o depurador

CCSTUDIO — Code Composer Studio™ integrated development environment (IDE)

CCStudio™ IDE is part of TI's extensive CCStudio™ development ecosystem and is an integrated development environment for TI's microcontrollers, processors, wireless connectivity devices, and radar sensors. CCStudio IDE is available as desktop or cloud-based applications. The cloud version (...)

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NDKTCPIP — Red TI-RTOS

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Encapsulado Pines Símbolos CAD, huellas y modelos 3D
FCBGA (CUN) 561 Ultra Librarian
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

Pedidos y calidad

Soporte y capacitación

Foros de TI E2E™ con asistencia técnica de los ingenieros de TI

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