CDCM7005-SP
- High Performance LVPECL and LVCMOS PLL
Clock Synchronizer - Two Reference Clock Inputs (Primary and
Secondary Clock) for Redundancy Support
With Manual or Automatic Selection - Accepts LVCMOS Input Frequencies Up to
200 MHz - VCXO_IN Clock is Synchronized to One of the
Two Reference Clocks - VCXO_IN Frequencies Up to 2 GHz (LVPECL)
- Outputs can be a Combination of LVPECL and
LVCMOS (Up to Five Differential LVPECL
Outputs or Up to 10 LVCMOS Outputs) - Output Frequency is Selectable by x1, /2, /3, /4,
/6, /8, /16 on Each Output
Individually - Efficient Jitter Cleaning from Low PLL Loop
Bandwidth - Low Phase Noise PLL Core
- Programmable Phase Offset (PRI_REF and
SEC_REF to Outputs) - Wide Charge Pump Current Range From
200 µA to 3 mA - Analog and Digital PLL Lock Indication
- Provides VBB Bias Voltage Output for Single-
Ended Input Signals (VCXO_IN) - Frequency Hold Over Mode Improves Fail-Safe
Operation - Power-Up Control Forces LVPECL Outputs to Tri-
State at VCC < 1.5 V - SPI Controllable Device Setting
- 3.3-V Power Supply
- High-Performance 52 Pin Ceramic Quad Flat
Pack (HFG) - Rad-Tolerant : 50 kRad (Si) TID
- QML-V Qualified, SMD 5962-07230
- Military Temperature Range: –55°C to 125°C Tcase
- Engineering Evaluation (/EM) Samples are
Available(1)
The CDCM7005-SP is a high-performance, low phase noise and low skew clock synchronizer that synchronizes a VCXO (voltage controlled crystal oscillator) or VCO (voltage controlled oscillator) frequency to one of the two reference clocks. The programmable pre-divider M and the feedback-dividers N and P give a high flexibility to the frequency ratio of the reference clock to VC(X)O as VC(X)O_IN / PRI_REF = (N × P) / M or VC(X)O_IN / SEC_REF = (N × P) / M.
VC(X)O_IN clock operates up to 2 GHz. Through the selection of external VC(X)O and loop filter components, the PLL loop bandwidth and damping factor can be adjust to meet different system requirements.
The CDCM7005-SP can lock to one of two reference clock inputs (PRI_REF and SEC_REF), supports frequency hold-over mode and fast-frequency-locking for fail-safe and increased system redundancy. The outputs of the CDCM7005-SP are user definable and can be any combination of up to five LVPECL outputs or up to 10 LVCMOS outputs. The LVCMOS outputs are arranged in pairs (Y0A:Y0B, Y1A:Y1B, Ω), so that each pair has the same frequency. But each output can be separately inverted and disabled. The built in synchronization latches ensure that all outputs are synchronized for low output skew.
All device settings, like outputs signaling, divider value, input selection, and many more, are programmable by SPI (3-wire serial peripheral interface). SPI allows individually control of the device settings.
The device operates in a 3.3-V environment and is characterized for operation from –55°C to 125°C (Tcase).
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | CDCM7005-SP 3.3-V High Performance Rad-Tolerant Class V, Clock Synchronizer and Jitter Cleaner データシート (Rev. G) | PDF | HTML | 2015/12/03 | ||
| * | 放射線と信頼性レポート | CDCM7005-SP Single-Event Effects Report | 2025/06/04 | |||
| * | 放射線と信頼性レポート | CDCM7005MHFG-V Radiation Test Report | 2014/11/12 | |||
| * | SMD | CDCM7005-SP SMD 5962-07230 | 2016/07/08 | |||
| セレクション・ガイド | TI Space Products (Rev. L) | 2026/03/27 | ||||
| アプリケーション概要 | QML 製品に対する DLA 承認済みの最適化内容 (Rev. C 翻訳版) | PDF | HTML | 英語版 (Rev.C) | PDF | HTML | 2025/08/18 | |
| アプリケーション・ノート | 重イオン軌道環境単一事象効果の推定 (Rev. B 翻訳版) | PDF | HTML | 英語版 (Rev.B) | PDF | HTML | 2025/07/07 | |
| その他の技術資料 | TI Engineering Evaluation Units vs. MIL-PRF-38535 QML Class V Processing (Rev. B) | 2025/02/20 | ||||
| アプリケーション・ノート | Single-Event Effects Confidence Interval Calculations (Rev. A) | PDF | HTML | 2022/10/19 | |||
| e-Book（PDF） | Radiation Handbook for Electronics (Rev. A) | 2019/05/21 | ||||
| アプリケーション・ノート | Phase Noise/Phase Jitter Performance of CDCM7005 | 2005/07/26 |
設計と開発
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CDCM7005EVM-CVAL — CDCM7005-SP 評価モジュール
The CDCM7005 is a high-performance, low phase noise and low skew clock synchronizer that synchronizes an on-board voltage controlled crystal oscillator (VC(X)O) frequency to an external reference clock. The device operates up to 2 GHz. The PLL loop bandwidth and damping factor can be adjusted to (...)
SGLC002 — CDCM7005-SP EVM GUI
CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング ソフトウェア
Clock tree architect はクロック ツリーの合成ツールであり、開発中システムの要件に基づいてクロック ツリー ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム レベルのマルチチップ クロック供給ソリューションを生成します。
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| CFP (HFG) | 52 | Ultra Librarian |
購入と品質
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。