Los extremos frontales analógicos para equipos finales de alta velocidad, como radares de matriz en fase, comprobadores de comunicación inalámbricos y guerra electrónica, requieren cadenas de señales multiplexores sincronizadas. Cada cadena de señal del transceptor incluye convertidores analógicos a digitales (ADC) de alta velocidad, convertidores analógicos a digitales (DAC) y un subsistema de reloj. El subsistema de reloj proporciona relojes de muestreo de bajo ruido con un sesgo de retardo preciso para lograr la desviación de canal a canal más baja y un rendimiento óptimo del sistema, como la relación señal-ruido (SNR), el rango dinámico sin parásito (SFDR), IMD3, el número efectivo de bits (ENOB), etc. Este diseño de referencia demuestra la generación de relojes JESD204B multicanal y el rendimiento de sistema con EVM AFE7444. Sesgo de canal a canal superior a 10 ps con relojes DAC/ADC de 6 GSPS/3 GSPS de hasta frecuencias de radio de hasta 2.6 GHz y el rendimiento de sistema, como la relación señal-ruido y SFDR, son comparables con las especificaciones de la hoja de datos de AFE7444.
Se desarrolló una placa completamente integrada únicamente para pruebas y validación de rendimiento y no está disponible para la venta.
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Descripción general del diseño de referencia y datos de las pruebas de rendimiento verificadas
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Fichero de diseño que contiene información sobre la capa física de la PCB de diseño
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Diagrama esquemático detallado del diseño y los componentes
Incluye productos de TI en el diseño y posibles alternativas.
| Tipo | Título | Descargar la versión más reciente en inglés | Fecha | ||
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| * | Guía de diseño | Multichannel RF transceiver clocking reference design for RADARs and wireless 5G | 27/02/2019 |
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