5 目的とする ADC 性能を実現するために、クロッキングのトレードオフをどのように適用するかの理解

位相ノイズ曲線からのノイズの大きな要因の 1 つはノイズフロアです。これは、広帯域ノイズとも呼ばれています。あるソースのノイズフロアが他のソースよりも高い場合、ノイズフロアが高いソースは位相ノイズ曲線の下の面積を増加させ、その結果、指定された積分帯域幅のジッタ値を増加させます。

一般に、バンドパスフィルタ (BPF) はクロック信号または信号源の広帯域ノイズを低減します。BPF は、高性能、低ノイズの信号ジェネレータによって生成される場合でも、不要なスプリアスを本質的にフィルタで除去するのに役立ちます。ただし、BPF は信号のスルーレートを低下させる可能性もあることに注意してください。したがって、スルーレートを高く保つには、フィルタの損失に対してクロック信号を増やす必要があります。図 5-1 に、バンドパスフィルタを適用した場合と適用しない場合の 3 種類の信号ジェネレータの位相ノイズ曲線を示します。実験で使用したバンドパスフィルタは、10% のバンドパスで 25MHz を中心にしていました。広帯域ノイズの性能低下は、1MHz を超えることに注意してください。このことは、一般に BPF を使用すると、よりクリーンな広帯域で低ジッタのクロック信号になることを示しています (一方、クロックのスルーレートの低下は、ADC の性能に影響を及ぼすほど大きくはありません)。

図 5-1 フィルタを適用した場合と適用しない場合の、さまざまな信号ソースの位相ノイズ曲線

別の方法でフィルタ例に注目すると、図 5-2 では、同じ 3 種類の信号発生器をサンプリングクロックとして使用し、フィルタあり・なしの両方の条件で、ADC3683 の信号対雑音比性能とアナログ入力周波数との関係を示しています。クロックに使用する信号ジェネレータの出力にフィルタを適用すると、信号対雑音比の改善が明確に確認されます。これは、ノイズフロアが大きく、性能の低い信号ジェネレータにフィルタを適用する場合に特に当てはまります。この場合、固有の位相ノイズはまず不十分です。

図 5-2 異なるクロック信号ソースでフィルタリングを適用した場合の ADC3683 とフィルタリングなしの信号対雑音比の比較

これまでのところ、信号ジェネレータはクロック信号のさまざまなトレードオフのデモに使用されてきました。ただし、実際には、ほとんどの設計者が ADC 設計に適した特定のクロック供給デバイスを選択しています。場合によっては、ADC サンプリングクロックに FPGA を使用する必要があります。ただし、これは推奨されません。FPGA クロック出力は、TI のほとんどのクロッキング製品ラインアップに比べて非常に大きな追加ジッタを示しています。図 5-3 に、FPGA 出力クロックと、以下の TI クロック製品 (LMX2572、LMK04832、LMX2571、CDCE6214、LMK3H0102) の 25MHz における位相ノイズカーブを示しています。図 5-4 は、クロッキングデバイスに使用するテスト構成を示しています。FPGA クロックの位相ノイズ曲線 (緑の曲線) は、ここで示している TI のどのクロッキングデバイスと比較しても、特にノイズフロアで悪化しています。ADC サンプリングクロックとして FPGA を使用することは設計では適切な選択肢ではなく、コンバータのデータシートの性能または同等の性能が必要な場合は推奨されません。テキサス・インスツルメンツのクロックデバイスの性能は構成に基づいて範囲を設定することがあり、デバイスの位相ノイズ曲線に直接影響することに注意してください。

図 5-3 TI の複数のクロックデバイスの位相ノイズ曲線と FPGA 出力クロックの関係

図 5-4 ラボにおける ADC とクロックデバイスのテスト測定セットアップ

図 5-5 では、ADC3683 を FPGA の出力クロックと前述の TI クロッキングデバイスで駆動した場合における、ADC の信号対雑音比の影響を比較して示しています。図 5-5 は、位相ノイズおよびノイズフロアが高いクロックソースが、コンバータの性能に大きな影響を及ぼす可能性があることを確認しています。ADC3683 の信号対雑音比の高いデータシート性能を実現するために、TI のクロッキング部品や他の部品などの能動部品を使用する代わりに、トランスやバランなどの受動部品を使用して ADC にクロックを供給しました。能動部品を使用すると、ノイズが発生し、ADC の性能が低下します。ただし、受動部品を使用すると最高の性能が得られる一方で、受動部品はサイズが大きく、コストも高く、十分な駆動能力がないという欠点があります。通常、エンジニアはシステム設計で受動クロック部品を使用を避ける傾向にあり、必要な性能を満たすのに十分な能動クロック部品を選択することが一般的になります。すでに説明したように、能動クロック設計にフィルタリングも採用でき、ADC 性能が向上する可能性があります。しかし今回の実験では、P および N 出力に BPF を追加するには、オンボードまたはオフボードで大幅な改造が必要となるため、その対応は行われませんでした。

図 5-5 アナログ入力周波数全体にわたる、TI のクロックデバイスおよび FPGA 出力クロックと、ADC3683 のデータシートに記載された信号対雑音比との比較

LVPECL または CML インターフェイスのようなスルーレートの高い立ち上がり信号も、LVDS 信号より優れた ADC 性能をもたらします。図 5-6 は、さまざまな出力構成、信号規格、フィルタリングされたアナログ入力ソースで 25MHz サンプリングクロックソースを使用した場合の、ADC3683 の信号対雑音比性能と周波数との関係に及ぼす影響を示しています。このクロックデバイスは、差動 (DIFF) LVDS および LVPECL 形式のインターフェイスと、シングルエンド (SE) LVCMOS 形式のインターフェイスを使用して構成およびテストされています。差動形式のインターフェイスも、すべての同相ノイズが本質的にキャンセルされるので、主な改善効果が得られます。差動信号とシングルエンド信号の比較の詳細については、リファレンス SLLD009 を参照してください。クロックデバイスが LVCMOS 信号を出力するよう構成された時点で、ADC の信号対雑音比は低下しました。

図 5-6 各種出力信号規格用に構成されたクロックデバイスと、周波数における ADC3683 の信号対雑音比性能との比較