LMK04832
- 最大クロック出力周波数: 3255MHz
- マルチモード: デュアルPLL、シングルPLL、クロック分配
- 超低ノイズ(2500MHz時):
- 54fs RMSジッタ(12kHz~20MHz)
- 64fs RMSジッタ(100Hz~20MHz)
- -157.6dBc/Hzのノイズ・フロア
- 超低ノイズ(3200MHz時):
- 61fs RMSジッタ(12kHz~20MHz)
- 67fs RMSジッタ(100Hz~100MHz)
- -156.5dBc/Hzのノイズ・フロア
- PLL2
- PLL FOM: -230dBc/Hz
- PLL 1/f: -128dBc/Hz
- 位相検出速度: 最高320MHz
- 2つの内蔵VCO: 2440~2580MHz
および2945~3255MHz
- 最大14個の差動デバイス・クロック
- CML、LVPECL、LCPECL、HSDS、LVDS、2xLVCMOSプログラマブル出力
- 最大1個のバッファ付きVCXO/XO出力
- LVPECL、LVDS、2xLVCMOSプログラマブル
- 1-1023のCLKout分周器
- 1-8191のSYSREF分周器
- SYSREFクロックの25psステップ・アナログ遅延
- デバイス・クロックおよびSYSREFのデジタル遅延および動的デジタル遅延
- PLL1によるホールドオーバー・モード
- PLL1またはPLL2による0遅延
- 105℃のPCB温度に対応(サーマル・パッドで測定)
LMK04832は、超高性能でJEDEC JESD204Bに準拠したクロック・コンディショナーで、LMK0482xファミリの製品とピン互換性があります。
PLL2からの14のクロック出力を構成して、7つのJESD204Bコンバータ、あるいはデバイス・クロックおよびSYSREFクロックを使用するその他のロジック・デバイスを駆動できます。DCおよびAC結合によりSYSREFを生成することが可能です。JESD204Bアプリケーションに限らず、従来のクロッキング・システム向けに14の出力をそれぞれ高性能出力として個別に構成できます。
LMK04832は、SYSREFの生成またはリクロッキングの有無にかかわらず、デュアルPLL、シングルPLL、またはクロック分配モードで動作するように構成できます。PLL2は内蔵VCOでも外付けVCOでも動作します。
高性能である上に、電力と性能のトレードオフ、デュアルVCO、動的デジタル遅延、ホールドオーバーといった機能を備えたLMK04832は、柔軟性の高い高性能クロック・ツリー・ソリューションとして最適です。
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比較対象デバイスと同等の機能で、ピン互換製品。
技術資料
種類 | タイトル | 最新の英語版をダウンロード | 日付 | |||
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* | データシート | LMK04832 超低ノイズ、JESD204B準拠クロック・ジッタ・クリーナ、デュアル・ループPLL内蔵 データシート (Rev. C 翻訳版) | PDF | HTML | 英語版をダウンロード (Rev.C) | PDF | HTML | 2018年 10月 5日 |
技術記事 | Clock tree fundamentals: finding the right clocking devices for your design | 2021年 3月 24日 | ||||
アプリケーション・ノート | Clocking for Medical Ultrasound Systems (Rev. A) | PDF | HTML | 2020年 9月 30日 | |||
証明書 | LMK04832EVM-CVAL EU Declaration of Conformity (DoC) | 2020年 5月 29日 | ||||
アプリケーション・ノート | Synchronization of Multiple LMK0482x Devices | 2019年 12月 30日 | ||||
技術記事 | Step-by-step considerations for designing wide-bandwidth multichannel systems | 2019年 6月 4日 | ||||
EVM ユーザー ガイド (英語) | LMK04832 User's Guide (Rev. A) | 2017年 12月 21日 | ||||
Analog Design Journal | Analog Applications Journal 2Q 2015 | 2015年 4月 28日 | ||||
Analog Design Journal | JESD204B multi-device synchronization: Breaking down the requirements | 2015年 4月 28日 | ||||
Analog Design Journal | When is the JESD204B interface the right choice? | 2014年 1月 22日 |
設計および開発
追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。
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設計とシミュレーション向けの環境である PSpice for TI (...)
CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング・ソフトウェア
TIDA-010230 — Multi-channel RF transceiver, low-noise clocking reference design for radar and EW applications
TIDA-010132 — レーダーと電子戦の各アプリケーション向け、マルチチャネル RF トランシーバのリファレンス・デザイン
TIDA-01027 — 12.8GSPS データ・アクイジション・システムで性能を最大化する低ノイズ電源のリファレンス・デザイン
パッケージ | ピン数 | ダウンロード |
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WQFN (NKD) | 64 | オプションの表示 |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL rating / リフローピーク温度
- MTBF/FIT 推定値
- 原材料組成
- 認定試験結果
- 継続的な信頼性モニタ試験結果
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス・デザインが存在する可能性があります。