6 まとめ

このホワイトペーパーに示す実験的な例はすべて MSPS の範囲にあったにもかかわらず、クリーンで高スルーレートのクロックソースを供給することは、どの ADC の性能を最大化するうえで非常に重要です。これらの基本的な点は、GSPS ADC や任意の高速 ADC を使用して設計する際に適切に表現できます。

位相ノイズとジッタの差を理解することも、最も重要です。注意点として、サンプリングクロックソースによって生じるジッタのノイズフロアを正確に捉えるために、積分帯域幅の上限は少なくとも Fs に設定し、2×Fs を設定することを推奨します。もう 1 つの検討事項は、広帯域ノイズフロアが位相ノイズやジッタの計算における最大のノイズ寄与要因であることです。位相ノイズ曲線のこの象限は、ADC 信号対雑音比の性能に最大の影響を及ぼします。

特にすべてのクロックデバイス、発振器、信号ソースが等しく設計されているわけではないため、ADC で求められる性能を達成するには、品質が良くクリーンなクロックを選定することが非常に重要です。適切な場合はクロックをフィルタリングして、スプリアスをノックダウンしたり、広帯域ノイズを低減したりします。ただし、フィルタによってクロックエッジのスルーレートが低下する可能性があり、これも ADC の性能に影響を及ぼすため、フィルタを使用する際には、トレードオフが生じる可能性があります。

FPGA クロックは避けてください。これらのクロックは設計・実装が容易で、低コストな代替手段として適してはいますが、性能面では十分ではありません。ただし、ADC の信号対雑音比の性能を最大化することが設計で最大の要件である場合、これらのクロックは ADC データシートの性能を達成するために必要な性能を備えていません。

最後に、適切なクロックインターフェイスを選択することも重要です。差動信号は、クロック信号の同相ノイズや干渉をチョークするうえで重要です。LVDS やシングルエンド LVCMOS クロック信号インターフェイスではなく、最高のスルー信号品質を得るには、LVPECL または CML 形式のインターフェイスを使用してください。

全体として、次回の ADC 設計で最大の信号対雑音比性能を達成することが最も重要である場合は、これまで述べてきたすべてのポイントをクロッキング設計において十分に考慮してください。そうしない場合、思わぬ落とし穴に陥ったり、ジッタに悩まされる結果となるかもしれません。