JAJA885A November 2023 – May 2025 MSPM0C1104 , MSPM0G3507 , MSPM0L1227 , MSPM0L1227-Q1 , MSPM0L1228 , MSPM0L1228-Q1 , MSPM0L1306 , MSPM0L2227 , MSPM0L2227-Q1 , MSPM0L2228 , MSPM0L2228-Q1
表 3-10に、RL78 デバイスと MSPM0 デバイスの簡単な比較を示します。
| RL78 | MSPM0 | ||||
|---|---|---|---|---|---|
| 動作モード | 説明 | 動作モード | 説明 | ||
| メイン ラン | CPU はメインのシステム・クロックで動作します(1) | CPU、クロック、ペリフェラルが動作 | RUN | 0 | MCLK と CPUCLK は、高速クロック ソース (SYSOSC、HFCLK、またはSYSPLL) で動作します |
| CPU はサブシステム・クロックで動作します | CPU、クロック、ペリフェラルが動作 | 1 | MCLK と CPUCLK は LFCLK から実行します (32kHz 時)。 | ||
| 2 | |||||
| HALT | CPU はメインのシステム・クロックで動作します(1) | CPU 動作が停止します。メインのシステム クロックの動作が継続されます。サブシステム クロックのステータスは保持されます。ほとんどのペリフェラル機能が動作可能です。 | SLEEP | 0 | CPU 動作が停止します。SYSOSCはイネーブル状態を維持し、その他の高速発振器はオプションです。低速発振器はイネーブル状態を維持します。MCLK は高速クロック ソース (SYSOSC) で動作します。 |
| 該当なし | 該当なし | 1 | CPU 動作が停止します。SYSOSC はイネーブルを維持し、その他の高速発振器はディセーブルになります。低速発振器はイネーブル状態を維持します。MCLK は LFCLK から実行されます。 | ||
| CPU はサブシステム・クロックで動作します | CPU 動作が停止します。メインシステム クロックの動作が停止します。サブシステム クロックの動作を継続します。ほとんどのペリフェラル機能が動作可能です。 | 2 | CPU 動作が停止します。高速発振器はディセーブル状態になります。低速発振器はイネーブル状態を維持します。MCLK は LFCLK から実行されます。 | ||
| スヌーズ(2)(3) | CPU動作は停止します。fHOCO/fIH 動作が開始し、fX、fEX、および fPLL 動作が停止します。STOP モードで使用されている間のサブシステム クロックのステータスは継続されます。ADC、UART、CSI などのペリフェラル機能は、CPU 動作を介さずに動作できます。 | ストップ | 0 | CPU 動作が停止します。SYSOSC のステータスが保持されます。その他の高速発振器は無効になります。低速発振器はイネーブル状態を維持します。ULPCLK は最大 4MHz に制限されます。PD0 はイネーブル、PD1 はディセーブルになります。ADC などのアナログ ペリフェラルは動作可能です。 | |
| 1 | SYSOSC と ULPCLK が 4MHz のギアに切り替えられます (STOP0 と同様)。 | ||||
| 該当なし | 2 | CPU 動作が停止します。高速発振器はディセーブル状態になります。ULPCLK は 32kHz で動作します。PD0 はイネーブル、PD1 はディセーブルになります。ADC の使用はサポートされていません。 | |||
| 該当なし | 該当なし | STANDBY | 0 | CPU 動作が停止します。高速発振器はディセーブル状態になります。すべての PD0 ペリフェラルが ULPCLK と LFCLK を受信します。ADC はサポートされていません。 | |
| 1 | STANDBY0 と同様に、TIMG0/1 のみが ULPCLK または LFCLK を受信します。 | ||||
| STOP(3) | CPU 動作が停止します。メインシステム クロックの動作が停止します。STOP モードが設定される前のサブシステム クロックのステータスは保持されます。システム全体が停止します。 | シャットダウン | 利用可能なクロックがなくなり、デバイスはシャットダウンされます。 | ||