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CDCLVD2102

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低ジッタ、デュアル、1:2、ユニバーサル入力 LVDS 出力バッファ

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製品詳細

Function Differential Additive RMS jitter (typ) (fs) 171 Output frequency (max) (MHz) 800 Number of outputs 4 Output supply voltage (V) 2.5 Core supply voltage (V) 2.5 Output skew (ps) 15 Features Dual 1:2 fanout, Output enable control, Universal inputs Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVDS Input type LVCMOS, LVDS, LVPECL
Function Differential Additive RMS jitter (typ) (fs) 171 Output frequency (max) (MHz) 800 Number of outputs 4 Output supply voltage (V) 2.5 Core supply voltage (V) 2.5 Output skew (ps) 15 Features Dual 1:2 fanout, Output enable control, Universal inputs Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVDS Input type LVCMOS, LVDS, LVPECL
VQFN (RGT) 16 9 mm² 3 x 3
  • Dual 1:2 Differential Buffer
  • Low Additive Jitter <300 fs RMS in 10-kHz to 20-MHz
  • Low Within Bank Output Skew of 15 ps (Max)
  • Universal Inputs Accept LVDS, LVPECL, LVCMOS
  • One Input Dedicated for Two Outputs
  • Total of 4 LVDS Outputs, ANSI EIA/TIA-644A Standard Compatible
  • Clock Frequency up to 800 MHz
  • 2.375–2.625V Device Power Supply
  • LVDS Reference Voltage, VAC_REF, Available for Capacitive Coupled Inputs
  • Industrial Temperature Range –40°C to 85°C
  • Packaged in 3mm × 3mm 16-Pin QFN (RGT)
  • ESD Protection Exceeds 3 kV HBM, 1 kV CDM
  • APPLICATIONS
    • Telecommunications/Networking
    • Medical Imaging
    • Test and Measurement Equipment
    • Wireless Communications
    • General Purpose Clocking
  • Dual 1:2 Differential Buffer
  • Low Additive Jitter <300 fs RMS in 10-kHz to 20-MHz
  • Low Within Bank Output Skew of 15 ps (Max)
  • Universal Inputs Accept LVDS, LVPECL, LVCMOS
  • One Input Dedicated for Two Outputs
  • Total of 4 LVDS Outputs, ANSI EIA/TIA-644A Standard Compatible
  • Clock Frequency up to 800 MHz
  • 2.375–2.625V Device Power Supply
  • LVDS Reference Voltage, VAC_REF, Available for Capacitive Coupled Inputs
  • Industrial Temperature Range –40°C to 85°C
  • Packaged in 3mm × 3mm 16-Pin QFN (RGT)
  • ESD Protection Exceeds 3 kV HBM, 1 kV CDM
  • APPLICATIONS
    • Telecommunications/Networking
    • Medical Imaging
    • Test and Measurement Equipment
    • Wireless Communications
    • General Purpose Clocking

The CDCLVD2102 clock buffer distributes two clock inputs (IN0, IN1) to a total of 4 pairs of differential LVDS clock outputs (OUT0, OUT3). Each buffer block consists of one input and 2 LVDS outputs. The inputs can either be LVDS, LVPECL, or LVCMOS.

The CDCLVD2102 is specifically designed for driving 50- transmission lines. If driving the inputs in single ended mode, the appropriate bias voltage (VAC_REF) should be applied to the unused negative input pin.

Using the control pin (EN), outputs can be either disabled or enabled. If the EN pin is left open two buffers with all outputs are enabled, if switched to a logical "0" both buffers with all outputs are disabled (static logical "0"), if switched to a logical "1", one buffer with two outputs is disabled and another buffer with two outputs is enabled. The part supports a fail safe function. It incorporates an input hysteresis, which prevents random oscillation of the outputs in absence of an input signal.

The device operates in 2.5V supply environment and is characterized from –40°C to 85°C (ambient temperature). The CDCLVD2102 is packaged in small 16-pin, 3-mm × 3-mm QFN package.

The CDCLVD2102 clock buffer distributes two clock inputs (IN0, IN1) to a total of 4 pairs of differential LVDS clock outputs (OUT0, OUT3). Each buffer block consists of one input and 2 LVDS outputs. The inputs can either be LVDS, LVPECL, or LVCMOS.

The CDCLVD2102 is specifically designed for driving 50- transmission lines. If driving the inputs in single ended mode, the appropriate bias voltage (VAC_REF) should be applied to the unused negative input pin.

Using the control pin (EN), outputs can be either disabled or enabled. If the EN pin is left open two buffers with all outputs are enabled, if switched to a logical "0" both buffers with all outputs are disabled (static logical "0"), if switched to a logical "1", one buffer with two outputs is disabled and another buffer with two outputs is enabled. The part supports a fail safe function. It incorporates an input hysteresis, which prevents random oscillation of the outputs in absence of an input signal.

The device operates in 2.5V supply environment and is characterized from –40°C to 85°C (ambient temperature). The CDCLVD2102 is packaged in small 16-pin, 3-mm × 3-mm QFN package.
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open-in-new 代替品と比較
比較対象デバイスと類似の機能
LMK00301 アクティブ 3GHz、10 出力、差動ファンアウト バッファ / レベル シフタ Ultra low additive jitter,1:10 universal differential buffer that can support LVDS
LMK1D2102 アクティブ デュアル バンク、2 チャネル出力、LVDS、1.8V、2.5V、3.3V バッファ Pin-to-pin upgrade with improved jitter and wider supported voltage range

技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート Dual 1:2 Low Additive Jitter LVDS Buffer データシート (Rev. A) 2010年 6月 15日
その他の技術資料 クロック＆タイミング・ソリューション (Rev. A 翻訳版) 2013年 12月 11日
ユーザー・ガイド Low-Additive Jitter, Four LVDS Outputs Clock Buffer Evaluation Board 2010年 6月 14日

設計および開発

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シミュレーション・モデル

CDCLVD2102 IBIS Model (Rev. B)

SLLM093B.ZIP (14 KB) - IBIS Model
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設計ツール

CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング ソフトウェア

Clock tree architect はクロック ツリーの合成ツールであり、開発中システムの要件に基づいてクロック ツリー ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム レベルのマルチチップ クロック供給ソリューションを生成します。
設計を開始
設計ツール

PLLATINUMSIM-SW — PLLatinum Sim Tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア

製品
クロック バッファ
CDCDB2000 — PCIe® Gen 1 ～ Gen 5 向け、DB2000QL 準拠、20 出力のクロック バッファ CDCDB400 — PCIe® Gen 1 ～ Gen 6 向け、4 出力のクロック バッファ CDCDB800 — PCIe® Gen 1 ～ Gen 6 向け、8 出力のクロック バッファ CDCDB803 — SMBus アドレス選択可能、PCIe® Gen 1 ～ Gen 6 向け、8 出力クロック バッファ CDCLVC1102 — 低ジッタ、1:2 LVCMOS ファンアウト クロック バッファ CDCLVC1103 — 低ジッタ、1:3 LVCMOS ファンアウト クロック バッファ CDCLVC1104 — 低ジッタ、1:4 LVCMOS ファンアウト クロック バッファ CDCLVC1106 — 低ジッタ、1:6 LVCMOS ファンアウト クロック バッファ CDCLVC1108 — 低ジッタ、1:8 LVCMOS ファンアウト クロック バッファ CDCLVC1110 — 低ジッタ、1:10 LVCMOS ファンアウト クロック バッファ CDCLVC1112 — 低ジッタ、1:12 LVCMOS ファンアウト クロック バッファ CDCLVC1310 — ユニバーサル入力、10 出力、低インピーダンス LVCMOS バッファ CDCLVD110A — 最大 1100 MHz、最小スキュー、クロック分配向け、1 入力 10 出力、LVDS クロック バッファ CDCLVD1204 — 低ジッタ、2 入力選択可能、1:4、ユニバーサル入力 LVDS 出力バッファ CDCLVD1208 — 低ジッタ、2 入力選択可能、1:8、ユニバーサル入力 LVDS 出力バッファ CDCLVD1212 — 低ジッタ、2 入力選択可能、1:12、ユニバーサル入力 LVDS 出力バッファ CDCLVD1213 — 出力選択可能な分周器搭載、低ジッタ、1:4 ユニバーサル入力 LVDS 出力バッファ CDCLVD1216 — 低ジッタ、2 入力選択可能、1:16、ユニバーサル入力 LVDS 出力バッファ CDCLVD2102 — 低ジッタ、デュアル、1:2、ユニバーサル入力 LVDS 出力バッファ CDCLVD2104 — 低ジッタ、デュアル、1:4、ユニバーサル入力 LVDS 出力バッファ CDCLVD2106 — 低ジッタ、デュアル、1:6、ユニバーサル入力 LVDS 出力バッファ CDCLVD2108 — 低ジッタ、デュアル、1:8、ユニバーサル入力 LVDS 出力バッファ CDCLVP110 — 1:10、LVPECL/HSTL 入力 LVPECL 出力、クロック ドライバ CDCLVP1102 — 低ジッタ、1:2、ユニバーサル入力 LVPECL 出力バッファ CDCLVP111 — 入力選択可能、1:10、LVPECL バッファ CDCLVP111-EP — HiRel (高信頼性)、入力選択可能、1:10、LVPECL バッファ CDCLVP111-SEP — 選択可能な入力クロック ドライバを備えた耐放射線性 1:10 LVPECL 高速クロック バッファ CDCLVP111-SP — 入力選択可能なクロック ドライバ搭載、1:10、高速クロック バッファ CDCLVP1204 — 低ジッタ、2 入力、選択可能な 1:4 ユニバーサル入力 LVPECL 出力バッファ CDCLVP1208 — 低ジッタ、2 入力選択可能、1:8、ユニバーサル入力 LVPECL 出力バッファ CDCLVP1212 — 低ジッタ、2 入力選択可能、1:12、ユニバーサル入力 LVPECL 出力バッファ CDCLVP1216 — 低ジッタ、2 入力選択可能、1:16、ユニバーサル入力 LVPECL 出力バッファ CDCLVP2102 — 低ジッタ、デュアル、1:2、ユニバーサル入力 LVPECL 出力バッファ CDCLVP2104 — 低ジッタ、デュアル、1:4、ユニバーサル入力 LVPECL 出力バッファ CDCLVP2106 — 低ジッタ、デュアル、1:6、ユニバーサル入力 LVPECL 出力バッファ CDCLVP2108 — 低ジッタ、デュアル、1:8、ユニバーサル入力 LVPECL 出力バッファ CDCLVP215 — デュアル、1:5、高速 LVPECL ファンアウト バッファ LMK00301 — 3GHz、10 出力、差動ファンアウト バッファ / レベル シフタ LMK00304 — 4 個の構成可能出力採用、3.1GHz、差動クロック バッファ / レベル シフタ LMK00306 — 6 個の構成可能出力採用、3.1GHz、差動クロック バッファ / レベル シフタ LMK00308 — 8 個の構成可能出力採用、3.1GHz、差動クロック バッファ / レベル シフタ LMK00334 — 4 出力 PCIe® Gen1/Gen2/Gen3/Gen4/Gen5 クロック バッファ / レベル シフタ LMK00334-Q1 — 車載対応、4 出力 PCIe® Gen1/Gen2/Gen3/Gen4/Gen5 クロック バッファ / レベル シフタ LMK00338 — 8 出力 PCIe® Gen1/Gen2/Gen3/Gen4/Gen5 クロック バッファ / レベル シフタ LMK1C1102 — 2 チャネル出力、LVCMOS 1.8V バッファ LMK1C1102A — 1.8V、2.5V、3.3V 非同期 2 チャネル出力 LVCMOS バッファ LMK1C1103 — 3 チャネル出力、LVCMOS 1.8V バッファ LMK1C1103A — 1.8V、2.5V、3.3V 非同期 3 チャネル出力 LVCMOS バッファ LMK1C1104 — 4 チャネル出力、LVCMOS 1.8V バッファ LMK1C1104A — 1.8V、2.5V、3.3V 非同期 4 チャネル出力 LVCMOS バッファ LMK1C1106 — 6 チャネル出力、LVCMOS 1.8V バッファ LMK1C1106A — 1.8V、2.5V、3.3V 非同期 6 チャネル出力 LVCMOS バッファ LMK1C1108 — 8 チャネル出力、LVCMOS 1.8V バッファ LMK1C1108A — 1.8V、2.5V、3.3V 非同期 8 チャネル出力 LVCMOS バッファ LMK1D1204 — 4 チャネル出力、LVDS 1.8V バッファ LMK1D1204P — ピンによる制御機能搭載、4 チャネル出力、LVDS、1.8V、2.5V、3.3V バッファ LMK1D1208 — 8 チャネル出力、LVDS、1.8V、2.5V、3.3V バッファ LMK1D1208I — I²C 搭載、8 チャネル出力、1.8V、2.5V、3.3V LVDS バッファ LMK1D1208P — ピンによる制御機能搭載、8 チャネル出力、1.8V、2.5V、3.3V LVDS バッファ LMK1D1212 — 12 チャネル出力、1.8V、2.5V、3.3V LVDS バッファ LMK1D1216 — 16 チャネル出力、1.8V、2.5V、3.3V LVDS バッファ LMK1D2102 — デュアル バンク、2 チャネル出力、LVDS、1.8V、2.5V、3.3V バッファ LMK1D2102L — 低付加ジッタ LVDS バッファ LMK1D2104 — 1.8V と 2.5V と 3.3V いずれかの電源電圧で動作、デュアル バンク、4 チャネル出力、LVDS、バッファ LMK1D2104L — 1.8V と 2.5V と 3.3V いずれかの電源電圧で動作、0.7V 出力同相オプションが利用可能、デュアル バンク、4 チャネル出力、LVDS、バッファ LMK1D2106 — デュアル バンク、6 チャネル出力、1.8V、2.5V、3.3V LVDS バッファ LMK1D2106L — 1.8V と 2.5V と 3.3V いずれかの電源電圧で動作、0.7V 出力同相オプションが利用可能、デュアル バンク、2 チャネル出力、LVDS、バッファ LMK1D2108 — デュアル バンク、8 チャネル出力、1.8V、2.5V、3.3V LVDS バッファ
クロック ジェネレータ
LMK03318 — シングル PLL 搭載、超低ジッタ、クロック ジェネレータ ファミリ LMK03328 — 2 個の独立 PLL 搭載、超低ジッタ クロック ジェネレータ ファミリ LMK3C0105 — 5 出力、バルク弾性波 (BAW)、リファレンスレス クロック ジェネレータ LMK3C0105-Q1 — 車載、5 出力、バルク弾性波 (BAW)、リファレンスレス クロック ジェネレータ LMK3H0102 — PCIe Gen 1 ～ Gen 7 準拠、バルク弾性波 (BAW) ベース、リファレンスレス クロック ジェネレータ LMK3H0102-Q1 — 車載、PCIe Gen 7 準拠、バルク弾性波 (BAW)、リファレンスレス クロック ジェネレータ LMK3H2104 — 4 出力、PCIe Gen 1 ～ Gen 7 準拠、BAW リファレンスレス クロック ジェネレータ、クロック マルチプレクサおよびバッファ LMK3H2108 — 8 出力、PCIe Gen 1 ～ Gen 7 準拠、BAW リファレンスレス クロック ジェネレータ、クロック マルチプレクサおよびバッファ
クロック ジッタ クリーナ
LMK04803 — デュアル カスケード接続 PLL と 1.9GHz VCO 内蔵、低ノイズのクロック ジッタ クリーナ LMK04805 — デュアル カスケード接続 PLL と 2.2GHz VCO 内蔵、低ノイズのクロック ジッタ クリーナ LMK04806 — デュアル カスケード接続 PLL と 2.5GHz VCO 内蔵、低ノイズのクロック ジッタ クリーナ LMK04808 — デュアル ループ PLL と 2.9GHz VCO 内蔵、低ノイズ クロック ジッタ クリーナ LMK04816 — デュアル ループ PLL 搭載、3 入力、低ノイズ クロック ジッタ クリーナ LMK04821 — JESD204B サポート、超低ジッタ シンセサイザとジッタ クリーナ LMK04826 — 1840 ～ 1970MHz の VCO0 内蔵、超低ノイズ、JESD204B 準拠クロック ジッタ クリーナ LMK04828 — 2370 ～ 2630MHz の VCO0 内蔵、超低ノイズ、JESD204B 準拠クロック ジッタ クリーナ。 LMK04828-EP — 55 ～ 105℃ の温度範囲、超低ノイズ、JESD204B 準拠クロック ジッタ クリーナ LMK04832 — 超低ノイズ、3.2GHz、15 出力、JESD204B クロック ジッタ クリーナ、デュアル ループ PLL 付き LMK04832-SEP — 耐放射線特性、30krad、超低ノイズ、3.2GHz、15 出力、JESD204C クロック ジッタ クリーナ LMK04832-SP — 放射線耐性保証 (RHA)、超低ノイズ、3.2GHz、15 出力、クロック ジッタ クリーナ
発振器
LMK60A0-148351 — 148.352MHz、LVDS、高性能、低ジッタ差動発振器 LMK60A0-148M — 148.5MHz、LVDS、高性能、低ジッタ差動発振器 LMK60E0-156257 — 156.257MHz、LVPECL、±25ppm、高性能、低ジッタ発振器 LMK60E0-156M — 156.5MHz、LVPECL、±25ppm、高性能、低ジッタ発振器 LMK60E0-212M — 212.5MHz、LVPECL、±25ppm、高性能、低ジッタ発振器 LMK60E2-100M — 100.0MHz、LVPECL、±50ppm、高性能、低ジッタ発振器 LMK60E2-125M — 125MHz、LVPECL、±50ppm、高性能、低ジッタ発振器 LMK60E2-150M — 150MHz、LVPECL、±50ppm、低ジッタ、標準発振器 LMK60E2-156M — 156.25MHz、LVPECL、±50ppm、高性能、低ジッタ発振器 LMK60I2-100M — 100MHz、HCSL、±50ppm、高性能、低ジッタ発振器 LMK60I2-322M — 322.27MHz、HCSL、±50ppm、高性能、低ジッタ発振器 LMK61A2-100M — 100MHz、±50ppm、LVDS、超低ジッタ、標準的な差動発振器 LMK61A2-125M — 125MHz、±50ppm、LVDS、超低ジッタ、標準的な差動発振器 LMK61A2-156M — 156.25MHz、±50ppm、LVDS、超低ジッタ、標準的な差動発振器 LMK61A2-312M — 312.5MHz、±50ppm、LVDS、超低ジッタ、標準的な差動発振器 LMK61A2-644M — EEPROM 内蔵、LVDS、超低ジッタ プログラマブル発振器 LMK61E0-050M — 50MHz、LVPECL、±25ppm、超低ジッタ、標準的な差動発振器 LMK61E0-155M — 155.52MHz、LVPECL、±25ppm、超低ジッタ、標準的な差動発振器 LMK61E0-156M — 156.25MHz、±25ppm、LVPECL、超低ジッタ、標準的な差動発振器 LMK61E07 — EEPROM 内蔵、複数の信号形式に対応、超低ジッタ プログラマブル発振器 LMK61E08 — EEPROM 内蔵、超低ジッタ、プログラマブル発振器 LMK61E0M — EEPROM 内蔵、LVCMOS、超低ジッタ プログラマブル発振器 LMK61E2 — 超低ジジッタ、EEPROM プログラマブル発振器、医療用画像処理と試験/測定向け LMK61E2-100M — 100MHz、±50ppm、LVPECL、超低ジッタ、標準的な差動発振器 LMK61E2-125M — 125MHz、±50ppm、LVPECL、超低ジッタ、標準的な差動発振器 LMK61E2-156M — 156.25MHz、±50ppm、LVPECL、超低ジッタ、標準的な差動発振器 LMK61E2-312M — 312.5MHz、±50ppm、LVPECL、超低ジッタ、標準的な差動発振器 LMK61I2-100M — 100MHz、±50ppm、HCSL、超低ジッタ、標準的な差動発振器 LMK61PD0A2 — ±50ppm、超低ジッタ、ピン選択可能、差動発振器 LMK62A2-100M — 100MHz、LVDS、±50ppm、高性能、低ジッタ、標準的な発振器 LMK62A2-150M — 150MHz、LVDS、±50ppm、高性能、低ジッタ、標準的な発振器 LMK62A2-156M — 156.25MHz、LVDS、±50ppm、高性能、低ジッタ発振器 LMK62A2-200M — 200MHz、LVDS、±50ppm、高性能、低ジッタ、標準的な発振器 LMK62A2-266M — 266.66MHz、LVDS、±50ppm、高性能、低ジッタ、標準的な発振器 LMK62E0-156M — 156.25MHz、LVPECL、±25ppm、高性能、低ジッタ発振器 LMK62E2-100M — 100MHz、LVPECL、±50ppm、高性能、低ジッタ発振器 LMK62E2-156M — 156.25MHz、LVPECL、±50ppm、高性能、低ジッタ、標準的な発振器 LMK62I0-100M — 100MHz、HCSL、±25ppm、高性能、低ジッタ発振器 LMK62I0-156M — 156.25MHz、HCSL、±25ppm、高性能、低ジッタ発振器 LMK6C — 低ジッタ、高性能、バルク弾性波 (BAW)、固定周波数、LVCMOS、発振器 LMK6D — 低ジッタ、高性能、バルク弾性波 (BAW)、固定周波数、LVDS、発振器 LMK6H — 低ジッタ、高性能、バルク弾性波 (BAW)、固定周波数、HCSL、発振器 LMK6P — 低ジッタ、高性能、バルク弾性波 (BAW)、固定周波数、LVPECL、発振器
ハードウェア開発
評価ボード
LMK04832EVM — LMK04832 JESD204B クロック ジッタ クリーナ/クロック ジェネレータ/ディストリビューションの評価基板 LMX2571EPEVM — LMX2571-EP 1.34GHz、低消費電力、極限温度拡張 RF シンセサイザの評価基板 LMX2594PSEVM — LMX2594 複数のデバイスの位相同期機能搭載、15GHz RF シンセサイザの評価基板 XMICR-3P-LMX2492 — LMX2492 X-MWblock evaluation modules XMICR-3P-LMX2572 — LMX2572 X-MWblock evaluation modules XMICR-3P-LMX2592 — LMX2592 X-MWblock evaluation modules XMICR-3P-LMX2594 — LMX2594 X-MWblock evaluation modules XMICR-3P-LMX2595 — LMX2595 X-MWblock evaluation modules
ソフトウェア
サポート・ソフトウェア
LMX9830-SW — LMX9830 アプリケーション・ノート、ソフトウェア、およびツール LMX9838-SW — LMX9838 アプリケーション・ノート、ソフトウェア、およびツール
ダウンロードオプション
シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを使用して、複雑なミックスド (...)
リクエスト
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VQFN (RGT) 16 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

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