LMK00301
- 3：1 入力マルチプレクサ
- 2 つのユニバーサル入力は最高 3.1GHz で動作し、lvpecl、lvds、cml、sstl、hstl、hcsl、または、シングルエンド クロックに対応
- 1 つの水晶振動子入力は、10MHz ～ 40MHz の水晶振動子またはシングルエンド クロックに対応
- 2 バンクで、それぞれに 5 つの差動出力
- LVPECL、LVDS、HCSL、Hi-Z (バンクごとに選択可能)
- LMK03806 のクロック ソースが 156.25MHz のときの LVPECL 加算ジッタ
- 20fs RMS (10kHz～1MHz)
- 51fs RMS (12kHz～20MHz)
- 周波数範囲：
- LVPECL (DC～3100MHz)
- LVDS (DC～2100MHz)
- HCSL (DC～800MHz)
- LVCMOS (DC～250MHz)
- PCIe フィルタ後の加算 RMS ジッタ：
- Gen 7：9.38fs (LVPECL)、10.1fs (HCSL)、12.6fs (LVDS) (最大値)
- Gen 6：13.4fs (LVPECL)、14.3fs (HCSL)、18.0fs (LVDS) (最大値)
- Gen 5：21.8fs (LVPECL)、23.6fs (HCSL)、30.3fs (LVDS) (最大値)
- 高 PSRR：156.25MHz で–65dBc (LVPECL) および –76dBc (LVDS)
- 同期イネーブル入力付きの LVCMOS 出力
- 構成をピンで制御可能
- VCC コア電源：3.3V ± 5%
- 3 つの独立した VCCO 出力電源：3.3V または 2.5V ± 5%
- 産業用温度範囲：–40℃ ～ +85℃
LMK00301 は 3GHz、10 出力の差動ファンアウト バッファで、高周波数、低ジッタのクロック / データ分配およびレベル変換を目的としています。入力クロックは 2 つの汎用入力、または 1 つの水晶振動子入力から選択できます。選択された入力クロックは 2 つのバンクに分配され、それぞれのバンクには 5 つの差動出力と 1 つの LVCMOS 出力があります。差動出力バンクは両方とも、LVPECL、LVDS、HCSL ドライバとして相互に構成するか、ディスエーブルにできます。LVCMOS 出力には同期イネーブル入力があり、イネーブルまたはディスエーブル時にラント (微小) パルスなしの動作を実現できます。LMK00301 は、3.3V のコア電源と、3 系統の独立した 3.3V または 2.5V の出力電源で動作します。
LMK00301 は高性能、多用途性、省電力性を備えており、固定出力バッファ デバイスの代替となると同時に、システムのタイミング マージンを向上させるよう設計されたデバイスです。LMK00301 には、コア電源ドメインと出力電源ドメインの間に電源シーケンス要件がない設計スピン LMK00301A があります。
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | LMK00301 3GHz、10 出力、超低加算ジッタの 差動クロック バッファ / レベル トランスレータ | PDF | HTML | PDF | HTML | 2026/04/17 | |
| アプリケーション・ノート | Sine to Square Wave Conversion Using Clock Buffers | PDF | HTML | 2024/09/03 | |||
| アプリケーション・ノート | Clocking for PCIe Applications | PDF | HTML | 2023/11/28 | |||
| アプリケーション・ノート | Clocking for Medical Ultrasound Systems (Rev. A) | PDF | HTML | 2020/09/30 |
設計と開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
LMK00301EVAL — LMK00301 評価ボード
The LMK00301 Evaluation Board allows functional and performance verification of the LMK00301 high-performance 1:10 differential fanout buffer device.
CLOCKDESIGNTOOL — Clock Design Tool Software
このクロック設計ツール ソフトウェアは、部品の選定、ループ フィルタ設計、タイミング デバイス ソリューションのシミュレーションに役立ちます。目的の出力周波数とリファレンス周波数 (オプション) を入力すると、このツールは指定した要件、分周値、ジッタを最小化する推奨ループ フィルタを満たす TI デバイスを提示します。
CLOCKDESIGNTOOL のチュートリアル ビデオ
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CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング ソフトウェア
Clock tree architect はクロック ツリーの合成ツールであり、開発中システムの要件に基づいてクロック ツリー ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム レベルのマルチチップ クロック供給ソリューションを生成します。
PLLATINUMSIM-SW — PLL ループ フィルタ、位相ノイズ、ロック時間、スプア シミュレーション ツール
PLLATINUMSIM-SW は、開発ユーザーが TI の各種 PLLatinum™ IC の詳細な設計とシミュレーションを行うためのシミュレーション ツールです。これらの IC は LMX シリーズのフェーズ ロック ループ (PLL) とシンセサイザを搭載しています。
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| WQFN (RHS) | 48 | Ultra Librarian |
購入と品質
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。