High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports scaling up JESD204B synchronized clocks in daisy chain configuration. This design provides multichannel JESD204B clocks using TI’s LMK04828 clock jitter cleaner and LMX2594 wideband PLL with integrated VCOs to achieve clock-to-clock skew of <10 ps. This design is tested with TI’s ADC12DJ3200 EVMs at 3 GSPS, and a channel-to-channel skew of < 50 ps is achieved with improved SNR performance. All key design theories are described to guide users through the part selection process and design optimization. Finally, schematics, board layouts, hardware testing, and test results are included.
組み立てられたボードは、テストと性能検証のみの目的で開発されたものであり、販売していません。
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設計に使用したコンポーネント、参照指定子、メーカー名や型番などを記入した詳細なリスト
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| 種類 | タイトル | 英語版のダウンロード | 日付 | |||
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| 技術記事 | Step-by-step considerations for designing wide-bandwidth multichannel systems | 2019年 6月 4日 | ||||
| 設計ガイド | レーダーおよび5Gワイヤレス・テスター用の、チャネル数の多い JESD204Bデイジー・チェーン・クロックのリファレンス・デザイン | 英語版をダウンロード | 2018年 1月 11日 |