TIDA-01024
レーダー / 5G ワイヤレス・テスタ向け、チャネル数の多い JESD204B デイジーチェーン・クロックのリファレンス・デザイン
TIDA-01024
概要
High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports scaling up JESD204B synchronized clocks in daisy chain configuration. This design provides multichannel JESD204B clocks using TI’s LMK04828 clock jitter cleaner and LMX2594 wideband PLL with integrated VCOs to achieve clock-to-clock skew of <10 ps. This design is tested with TI’s ADC12DJ3200 EVMs at 3 GSPS, and a channel-to-channel skew of < 50 ps is achieved with improved SNR performance. All key design theories are described to guide users through the part selection process and design optimization. Finally, schematics, board layouts, hardware testing, and test results are included.
特長
- High frequency (GSPS) sample clock generation
- High channel count and scalable JESD204B compliant clock solution
- Low phase noise clocking for RF sampling ADC/DAC
- Configurable phase synchronization to achieve low skew in multi-channel system
- Supports TI’s high-speed converter and capture cards (ADC12DJ3200EVM, TSW14J56 / TSW14J57)
組み立てられたボードは、テストと性能検証のみの目的で開発されたものであり、販売していません。
設計ファイルと製品
設計ファイル
すぐに使用できるシステム・ファイルをダウンロードすると、設計プロセスを迅速化できます。
設計に使用したコンポーネント、参照指定子、メーカー名や型番などを記入した詳細なリスト
設計に使用したコンポーネント、参照指定子、メーカー名や型番などを記入した詳細なリスト
製品
設計や代替製品候補に TI 製品を含めます。
SN74CBTLV3257 — 部分的パワーダウン・モード搭載、3.3V、2:1 (SPDT)、4 チャネル・アナログ・スイッチ
データシート: PDF | HTMLSN74LVC2G53 — 5V、2:1 (SPDT)、1 チャネル汎用アナログ・スイッチ (NanoFree™ パッケージが入手可能)
データシート: PDF | HTMLADC12DJ3200 — 12 ビット、デュアル 3.2GSPS またはシングル 6.4GSPS、RF サンプリング A/D コンバータ(ADC)
データシート: PDF | HTML開発を始める
技術資料
種類 | タイトル | 英語版のダウンロード | 日付 | |||
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技術記事 | Step-by-step considerations for designing wide-bandwidth multichannel systems | PDF | HTML | 2019年 6月 4日 | |||
設計ガイド | レーダーおよび5Gワイヤレス・テスター用の、チャネル数の多い JESD204Bデイジー・チェーン・クロックのリファレンス・デザイン | 英語版 | 2018年 1月 11日 |