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LMK00304

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4 個の構成可能出力採用、3.1GHz、差動クロック・バッファ / レベル・シフタ

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LMK00304

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製品詳細

Function Fanout, Level translator Additive RMS jitter (typ) (fs) 51 Output frequency (max) (MHz) 3100 Number of outputs 5 Output supply voltage (V) 2.5, 3.3 Core supply voltage (V) 3.3 Output skew (ps) 50 Features Pin programmable Operating temperature range (°C) -40 to 85 Rating Catalog Output type HCSL, LVCMOS, LVDS, LVPECL Input type CML, HCSL, HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, XTAL
Function Fanout, Level translator Additive RMS jitter (typ) (fs) 51 Output frequency (max) (MHz) 3100 Number of outputs 5 Output supply voltage (V) 2.5, 3.3 Core supply voltage (V) 3.3 Output skew (ps) 50 Features Pin programmable Operating temperature range (°C) -40 to 85 Rating Catalog Output type HCSL, LVCMOS, LVDS, LVPECL Input type CML, HCSL, HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, XTAL
WQFN (RTV) 32 25 mm² 5 x 5
  • 3:1入力マルチプレクサ
    • 2つの汎用入力は最高3.1GHzで動作し、LVPECL、LVDS、CML、SSTL、HSTL、HCSL、シングルエンド・クロックに対応
    • 1つの水晶振動子入力で、10MHz～40MHzの水晶振動子またはシングルエンド・クロックに対応
  • 2バンクで、それぞれに2つの差動出力
    • LVPECL、LVDS、HCSL、Hi-Z (選択可能)
    • LMK03806のクロック・ソースが156.25MHzのときのLVPECL付加ジッタ
      • 20fs RMS(10kHz～1MHz)
      • 51fs RMS(12kHz～20MHz)
  • 高PSRR: 156.25MHz時に-65/-76dBc (LVPECL/LVDS)
  • 同期イネーブル入力付きのLVCMOS出力
  • 構成をピンで制御可能
  • VCCコア電源: 3.3V ±5%
  • 3つの独立したVCCO出力電源: 3.3V/2.5V ±5%
  • 工業用温度範囲: -40℃～+85℃
  • 32リードのWQFN (5mm×5mm)
  • 3:1入力マルチプレクサ
    • 2つの汎用入力は最高3.1GHzで動作し、LVPECL、LVDS、CML、SSTL、HSTL、HCSL、シングルエンド・クロックに対応
    • 1つの水晶振動子入力で、10MHz～40MHzの水晶振動子またはシングルエンド・クロックに対応
  • 2バンクで、それぞれに2つの差動出力
    • LVPECL、LVDS、HCSL、Hi-Z (選択可能)
    • LMK03806のクロック・ソースが156.25MHzのときのLVPECL付加ジッタ
      • 20fs RMS(10kHz～1MHz)
      • 51fs RMS(12kHz～20MHz)
  • 高PSRR: 156.25MHz時に-65/-76dBc (LVPECL/LVDS)
  • 同期イネーブル入力付きのLVCMOS出力
  • 構成をピンで制御可能
  • VCCコア電源: 3.3V ±5%
  • 3つの独立したVCCO出力電源: 3.3V/2.5V ±5%
  • 工業用温度範囲: -40℃～+85℃
  • 32リードのWQFN (5mm×5mm)

LMK00304デバイスは3GHz、4出力の差動ファンアウト・バッファで、高周波数、低ジッタのクロック/データ分配およびレベル変換を目的としています。入力クロックは2つの汎用入力、または1つの水晶振動子入力から選択できます。選択された入力クロックは2つのバンクに分配され、それぞれのバンクには2つの差動出力と1つのLVCMOS出力があります。差動出力バンクは、LVPECL、LVDS、HCSLドライバとして相互に構成するか、無効にできます。LVCMOS出力には同期イネーブル入力があり、イネーブルまたはディセーブル時にラント(微小)パルスなしの動作を実現できます。LMK00304は3.3Vのコア電源、および3つの独立した3.3V/2.5Vの出力電源で動作します。

LMK00304は高性能、多用途、高い電力効率から、固定出力のバッファ・デバイスの代替品として理想的で、システムのタイミング・マージンを拡大できます。

LMK00304デバイスは3GHz、4出力の差動ファンアウト・バッファで、高周波数、低ジッタのクロック/データ分配およびレベル変換を目的としています。入力クロックは2つの汎用入力、または1つの水晶振動子入力から選択できます。選択された入力クロックは2つのバンクに分配され、それぞれのバンクには2つの差動出力と1つのLVCMOS出力があります。差動出力バンクは、LVPECL、LVDS、HCSLドライバとして相互に構成するか、無効にできます。LVCMOS出力には同期イネーブル入力があり、イネーブルまたはディセーブル時にラント(微小)パルスなしの動作を実現できます。LMK00304は3.3Vのコア電源、および3つの独立した3.3V/2.5Vの出力電源で動作します。

LMK00304は高性能、多用途、高い電力効率から、固定出力のバッファ・デバイスの代替品として理想的で、システムのタイミング・マージンを拡大できます。
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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート LMK00304 3GHz、4出力、超低付加ジッタの 差動クロック・バッファ/レベル・トランスレータ データシート (Rev. G 翻訳版) PDF | HTML 英語版をダウンロード (Rev.G) PDF | HTML 2018年 8月 14日
アプリケーション・ノート Clocking for PCIe Applications PDF | HTML 2023年 11月 28日
アプリケーション・ノート Powering Sensitive Noise ADC Designs with the TPS62913 Low-Noise Buck Converter PDF | HTML 2020年 9月 30日
技術記事 Measuring additive jitter in fanout buffers 2014年 2月 7日
その他の技術資料 クロック＆タイミング・ソリューション (Rev. A 翻訳版) 2013年 12月 11日
EVM ユーザー ガイド (英語) LMK00304 Evaluation Module User Guide 2012年 3月 6日

設計および開発

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評価ボード

LMK00304EVM — LMK00304 評価ボード

Description:

The LMK00304 Evaluation Board allows functional and performance verification of the LMK00304 high-performance 4-output differential clock buffer device.

Features:

  • Low-noise clock fan-out with two banks of two differential outputs each and one LVCMOS output
  • Selectable differential output (...)
ユーザー・ガイド: PDF
TI.com で取扱いなし
サポート・ソフトウェア

CLOCKDESIGNTOOL — Clock Design Tool Software

The Clock Design Tool software helps with part selection, loop filter design and simulation of timing device solutions. When you enter desired output frequencies and a reference frequency (optional), the tool provides TI devices to meet the specified requirements, divider values and a recommended (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア

製品
クロック・ジェネレータ
LMK02000 — PLL 内蔵、3 個の LVDS と 5 個の LVPECL 出力採用、1 ～ 800MHz の高精度クロック分配器 LMK02002 — PLL 内蔵、4 個の LVPECL 出力採用、1 ～ 800MHz、高精度クロック分配器 LMK03000 — VCO 内蔵、1185 ～ 1296MHz、800fs の RMS ジッタ、高精度クロック・コンディショナ LMK03001 — VCO 内蔵、1470 ～ 1570MHz、800fs の RMS ジッタ、高精度クロック・コンディショナ LMK03002 — VCO 内蔵、1566 ～ 1724MHz、800fs の RMS ジッタ、高精度クロック・コンディショナ LMK03033 — VCO 内蔵、1843 ～ 2160MHz、800fs の RMS ジッタ、高精度クロック・コンディショナ LMK03200 — VCO 内蔵、高精度、0 ディレイ・クロック・コンディショナ LMK03806 — 14 出力を搭載した超低ジッタ・クロック・ジェネレータ
RF PLL / シンセサイザ
LMX2430 — RF パーソナル通信向け、3.0GHz/0.8GHz、PLLatinum、デュアル、高周波シンセサイザ LMX2433 — RF パーソナル通信向け、3.6GHz/1.7GHz、PLLatinum、デュアル、高周波シンセサイザ LMX2434 — RF パーソナル通信向け、5.0GHz/2.5GHz、PLLatinum、低消費電力、デュアル周波数シンセサイザ LMX2485 — RF パーソナル通信向け、500MHz ～ 3GHz、デルタ・シグマ、低消費電力、デュアル PLL LMX2485E — RF パーソナル通信向け、50MHz ～ 3GHz、デルタ・シグマ、低消費電力、デュアル PLL LMX2485Q-Q1 — 車載対応、500MHz ～ 3GHz、デルタ・シグマ、低消費電力、デュアル PLL LMX2486 — RF パーソナル通信向け、1GHz ～ 4.5GHz、デルタ・シグマ、低消費電力、デュアル PLL LMX2487 — 3.0GHz 整数分周 PLL 搭載、1 ～ 6GHz、低消費電力、デルタ・シグマ、デュアル PLLatinum 周波数シンセサイザ LMX2487E — RF パーソナル通信向け、3GHz ～ 7.5GHz、デルタ・シグマ、低消費電力、デュアル PLL LMX2531 — VCO 内蔵、高性能周波数シンセサイザ・システム LMX2541 — VCO 内蔵、超低ノイズ、PLLatinum 周波数シンセサイザ LMX2581 — VCO 内蔵、3.76GHz 広帯域、周波数シンセサイザ
クロック・ジッタ・クリーナとシンクロナイザ
LMK04000 — 複数のカスケード接続 PLL 搭載、高精度クロック・コンディショナ、または低ノイズのクロック・ジッタ・クリーナ LMK04001 — 2VPEC 対応の 3 個の出力と、LVCOMS 対応の 4 個の出力採用、1430 ～ 1570MHz VCO 搭載、低ノイズ・ジッタ・クリーナ LMK04002 — 2VPEC 対応の 3 個の出力と、LVCOMS 対応の 4 個の出力採用、1600 ～ 1750MHz VCO 搭載、低ノイズ・ジッタ・クリーナ LMK04010 — 2VPEC/LVPEC 対応の 5 個の出力採用、1185 ～ 1296MHz VCO 搭載、低ノイズ・ジッタ・クリーナ LMK04011 — 2VPEC/LVPEC 対応の 5 個の出力採用、1430 ～ 1570MHz VCO 搭載、低ノイズ・ジッタ・クリーナ LMK04031 — 2VPEC/LVPEC+LVDS+LVCOMS 対応の 2 個の出力採用、1430 ～ 1570MHz VCO 搭載、低ノイズ・ジッタ・クリーナ LMK04033 — 2VPEC/LVPEC+LVDS+LVCOMS 対応の 2 個の出力採用、1840 ～ 2160MHz VCO 搭載、低ノイズ・ジッタ・クリーナ LMK04100 — 複数のカスケード接続 PLL 搭載、高精度クロック・コンディショナ、またはクロック・ジッタ・クリーナ LMK04101 — 2VPEC 対応の 3 個の出力と、LVCOMS 対応の 4 個の出力採用、1430 ～ 1570MHz VCO 内蔵、ジッタ・クリーナ LMK04102 — 2VPEC 対応の 3 個の出力と、LVCOMS 対応の 4 個の出力採用、1600 ～ 1750MHz VCO 内蔵、ジッタ・クリーナ LMK04110 — 2VPEC/LVPEC 対応の 5 個の出力採用、1185 ～ 1296MHz VCO 内蔵、ジッタ・クリーナ LMK04111 — 2VPEC/LVPEC 対応の 5 個の出力採用、1430 ～ 1570MHz VCO 内蔵、ジッタ・クリーナ LMK04131 — 2VPEC/LVPEC+LVDS+LVCOMS 対応の 2 個の出力採用、1430 ～ 1570MHz VCO 内蔵、ジッタ・クリーナ LMK04133 — 2VPEC/LVPEC+LVDS+LVCOMS 対応の 2 個の出力採用、1840 ～ 2160MHz VCO 内蔵、ジッタ・クリーナ LMK04208 — 6 個のプログラマブル出力採用、超低ノイズ、クロック・ジッタ・クリーナ LMK04228 — デュアル・ループ PLL 搭載、超低ノイズ、クロック・ジッタ・クリーナ LMK04806 — デュアル・カスケード接続 PLL と 2.5GHz VCO 内蔵、低ノイズのクロック・ジッタ・クリーナ LMK04808 — デュアル・ループ PLL と 2.9GHz VCO 内蔵、低ノイズ・クロック・ジッタ・クリーナ LMK04816 — デュアル・ループ PLL 搭載、3 入力、低ノイズ・クロック・ジッタ・クリーナ LMK04826 — 1840 ～ 1970MHz の VCO0 内蔵、超低ノイズ、JESD204B 準拠クロック・ジッタ・クリーナ LMK04828 — 2370 ～ 2630MHz の VCO0 内蔵、超低ノイズ、JESD204B 準拠クロック・ジッタ・クリーナ。 LMK04906 — 6 個のプログラマブル出力、超低ノイズ、クロック・ジッタ・クリーナ / 逓倍器
クロック・バッファ
LMK00301 — 3GHz、10 出力、差動ファンアウト・バッファ / レベル・シフタ LMK00304 — 4 個の構成可能出力採用、3.1GHz、差動クロック・バッファ / レベル・シフタ LMK00306 — 6 個の構成可能出力採用、3.1GHz、差動クロック・バッファ / レベル・シフタ LMK00308 — 8 個の構成可能出力採用、3.1GHz、差動クロック・バッファ / レベル・シフタ LMK01000 — 3 個の LVDS 出力と 5 個の LVPECL 出力、1.6GHz、高性能クロック・バッファ / 分周器 / 分配器 LMK01010 — 8 個の LVDS 出力、1.6GHz、高性能クロック・バッファ / 分周器 / 分配器 LMK01020 — 8 個の LVPECL 出力、1.6GHz、高性能クロック・バッファ / 分周器 / 分配器 LMK01801 — デュアル・クロック分配器
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シミュレーション・モデル

LMK00304 IBIS Model (Rev. A)

SNAM051A.ZIP (102 KB) - IBIS Model
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設計ツール

CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング・ソフトウェア

Clock tree architect はクロック・ツリーの合成ツールであり、開発中システムの要件に基づいてクロック・ツリー・ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム・レベルのマルチチップ・クロック供給ソリューションを生成します。
設計を開始
シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
リクエスト
リファレンス・デザイン

TIDA-01022 — DSO、レーダー、5G ワイヤレス・テスト・システム向けのフレキシブルな 3.2GSPS マルチチャネル AFE のリファレンス・デザイン

This high speed multi-channel data capture reference design enables optimum system performance. System designers needs to consider critical design parameters like clock jitter and skew for high speed multi-channel clock generation, which affects overall system SNR, SFDR, channel to channel skew (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-010122 — マルチチャネル AFE システム向け、データ・コンバータの DDC と NCO の同期機能のリファレンス・デザイン

このリファレンス・デザインは、mMIMO (massive multiple input multiple output、マッシブ MIMO)、フェーズド・アレイ・レーダー、通信ペイロードなど、新登場の 5G 採用アプリケーションに関係する同期設計の課題解決に役立ちます。一般的な RF フロント・エンドの場合、アンテナ、低ノイズ・アンプ (LNA)、ミキサ、局部発振器 (LO) はアナログ領域に、また、A/D コンバータ、数値制御発振器 (NCO)、デジタル・ダウン・コンバータ (DDC) (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-010132 — レーダーと電子戦の各アプリケーション向け、マルチチャネル RF トランシーバのリファレンス・デザイン

This reference design, an 8-channel analog front end (AFE), is demonstrated using two AFE7444 4-channel RF transceivers and a LMK04828-LMX2594 based clocking subsystem which can enable designs to scale to 16 or more channels. Each AFE channel consists of a 14-bit, 9-GSPS DAC and a 3-GSPS ADC that (...)
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回路図: PDF
リファレンス・デザイン

TIDA-010128 — 12 ビット・デジタイザ向け、スケーラブル 20.8GSPS のリファレンス・デザイン

このリファレンス・デザインは、RF サンプリング A/D コンバータ (ADC) をタイム・インターリーブ構成で使用して、20.8GSPS のサンプリング・システムを実現する方法を提示しています。タイム・インターリーブという方式は、サンプリング・レートを向上させるための実績ある従来型の方法です。ただし、性能を向上させるには、複数使用している個別 ADC のオフセット、ゲイン、サンプリング時間に関する不整合を一致させることが不可欠です。サンプリング・クロックが高くなるほど、インターリーブ型の複雑度が高くなります。複数の ADC の間での位相の一致は、より良い SFDR と ENOB (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-01028 — 高速オシロスコープと広帯域デジタイザ向け、12.8GSPS アナログ・フロント・エンドのリファレンス・デザイン

このリファレンス・デザインは、インターリーブ型 RF サンプリング A/D コンバータ（ADC）を使用して、12.8GSPS のサンプリング速度を実現します。タイム・インターリーブを行う 2 個の RF サンプリング ADC を使用しています。インターリーブを行うには、これらの ADC 間で位相シフトを実現する必要があります。このリファレンス・デザインは、ADC12DJ3200 のノイズレス・アパーチャ遅延調整（tAD Adjust）機能を使用して位相シフトを実現します。この機能は、インターリーブ型 ADC に特有の不整合を最小化し、SNR、ENOB、SFDR (...)
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リファレンス・デザイン

TIDA-01027 — 12.8GSPS データ・アクイジション・システムで性能を最大化する低ノイズ電源のリファレンス・デザイン

This reference design demonstrates an efficient, low-noise five-rail power supply design for very high-speed Data Acquisition (DAQ) systems capable of > 12.8 GSPS. The power supply DC/DC converters are frequency-synchronized and phase-shifted in order to minimize input current ripple and (...)
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回路図: PDF
リファレンス・デザイン

TIDA-010131 — レーダー、ワイヤレス、5G テスタ向け、マルチチャネル RF トランシーバ・クロッキングのリファレンス・デザイン

フェーズドアレイ・レーダー、ワイヤレス通信テスタ、電子戦などの高速最終製品向けのアナログ・フロント・エンドは、同期マルチトランシーバ・シグナル・チェーンを必要とします。各トランシーバ・シグナル・チェーンは高速 A/D コンバータ（ADC）と D/A (...)
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回路図: PDF
リファレンス・デザイン

TIDA-01021 — DSO、レーダー、5G ワイヤレス・テスタ向けマルチチャネル JESD204B 15GHz クロックのリファレンス・デザイン

高速マルチチャネル・アプリケーションはシステムの SNR、SFDR（スプリアス・フリー・ダイナミック・レンジ）、ENOB（実効ビット数）を最適化するために、チャネル間スキューを管理可能な高精度クロッキング・ソリューションを必要とします。このリファレンス・デザインは TI の VCO 内蔵 LMX2594 広帯域 PLL の使用により個別のボード上で 2 個の高速チャネルをサポートでき、10MHz ～ 15GHz のクロックと JESD204B インターフェイス用 SYSREF を生成します。15GHz のクロック周波数の場合、10KHz のオフセット位相ノイズは -104dBc/Hz (...)
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回路図: PDF
リファレンス・デザイン

TIDA-01024 — レーダー / 5G ワイヤレス・テスタ向け、チャネル数の多い JESD204B デイジーチェーン・クロックのリファレンス・デザイン

High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports scaling up JESD204B synchronized clocks in daisy chain configuration. This (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-01023 — レーダー / 5G ワイヤレス・テスタ向け、チャネル数の多い JESD204B クロック生成のリファレンス・デザイン

High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports high channel count JESD204B synchronized clocks using one master and multiple (...)
設計ガイド: PDF
回路図: PDF
パッケージ ピン数 ダウンロード
WQFN (RTV) 32 オプションの表示
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 材料 (内容)
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス・デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

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コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

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