JAJU941B August   2024  – May 2025 DRV8162 , INA241A , ISOM8710

 

  1.   1
  2.   説明
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 リファレンス デザインの概要
    2. 1.2 主なシステム仕様
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 設計の考慮事項
      1. 2.2.1 ハードウェア設計
        1. 2.2.1.1 出力段ゲート ドライバ
          1. 2.2.1.1.1 ゲート ドライバ
          2. 2.2.1.1.2 保護機能
          3. 2.2.1.1.3 VGVDD の定義
          4. 2.2.1.1.4 ストラップ機能
        2. 2.2.1.2 出力段 FET
          1. 2.2.1.2.1 VGS と RDS(ON) との関係
        3. 2.2.1.3 相電流および電圧センシング
          1. 2.2.1.3.1 A 相および B 相の電流検出
          2. 2.2.1.3.2 C 相の電流検出
          3. 2.2.1.3.3 電圧検出
        4. 2.2.1.4 ホストプロセッサインターフェイス
        5. 2.2.1.5 ゲート ドライブのシャットダウン パス
        6. 2.2.1.6 システム診断測定
          1. 2.2.1.6.1 温度測定
        7. 2.2.1.7 システムの電源
          1. 2.2.1.7.1 12V レール
          2. 2.2.1.7.2 3.3V レール
      2. 2.2.2 ソフトウェア設計
    3. 2.3 主な使用製品
      1. 2.3.1 DRV8162L
      2. 2.3.2 INA241A
      3. 2.3.3 AMC0106M05
      4. 2.3.4 TPSM861253
      5. 2.3.5 LMR38010
      6. 2.3.6 TMP6131
      7. 2.3.7 ISOM8710
  9. 3ハードウェア、ソフトウェア、テスト要件、テスト結果
    1. 3.1 ハードウェア要件
      1. 3.1.1 PCB の概要
      2. 3.1.2 ハードウェアの構成
        1. 3.1.2.1 前提条件
        2. 3.1.2.2 デフォルトの抵抗およびジャンパ構成
        3. 3.1.2.3 コネクタ
          1. 3.1.2.3.1 ホストプロセッサインターフェイス
    2. 3.2 テスト設定
    3. 3.3 テスト結果
      1. 3.3.1 パワー マネージメント
        1. 3.3.1.1 パワーアップ
        2. 3.3.1.2 パワーダウン
      2. 3.3.2 ゲート電圧と相電圧
        1. 3.3.2.1 20 VDC
        2. 3.3.2.2 48 VDC
        3. 3.3.2.3 60 VDC
      3. 3.3.3 デジタル PWM およびゲート電圧
      4. 3.3.4 相電流の測定
      5. 3.3.5 システムのテスト結果
        1. 3.3.5.1 熱解析
  10. 4設計とドキュメントのサポート
    1. 4.1 デザイン ファイル
      1. 4.1.1 回路図
      2. 4.1.2 BOM
    2. 4.2 ツールとソフトウェア
    3. 4.3 ドキュメントのサポート
    4. 4.4 サポート・リソース
    5. 4.5 商標
  11. 5著者について
  12. 6改訂履歴

1.1 リファレンス デザインの概要

このリファレンスデザインは、低電圧モーター用スマートハーフブリッジゲート ドライバを搭載した標準値 48V の 3 相インバータを実装します。主要なビルディングブロックは、6 つの異なるサブシステムです。

  1. ゲートドライバと電界効果トランジスタ (FET) を含む 3 相電力段
  2. 電圧と電流のセンシング
  3. ホストプロセッサインターフェイス
  4. 診断測定
  5. システムの電源
  6. ゲート ドライバのマルチレベル シャットダウン オプション

図 2-1 に、このリファレンス デザインのブロック図を示します。モーターを制御するホスト プロセッサは、このデザインには含まれません。

この設計の焦点は、ゲートドライバと FET を含む3 相電力段をテストすることです。同相電流検出の機能テストも実施されています。診断測定とシャットダウンオプションは、まだ十分にテストされていません。