製品詳細

Function Differential, Fanout Additive RMS jitter (Typ) (fs) 43 Output frequency (Max) (MHz) 650 Number of outputs 5 Output supply voltage (V) 3.3 Core supply voltage (V) 3.3 Output skew (ps) 35 Features Pin control Operating temperature range (C) -40 to 85 Rating Catalog Output type LVPECL Input type HCSL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL
Function Differential, Fanout Additive RMS jitter (Typ) (fs) 43 Output frequency (Max) (MHz) 650 Number of outputs 5 Output supply voltage (V) 3.3 Core supply voltage (V) 3.3 Output skew (ps) 35 Features Pin control Operating temperature range (C) -40 to 85 Rating Catalog Output type LVPECL Input type HCSL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL
TSSOP (PW) 20 29 mm² 6.5 x 4.4
  • Five 3.3V Differential LVPECL Outputs
    • Additive Jitter: 43 fs RMS (typ) @ 312.5 MHz
    • Noise Floor (≥1 MHz offset):
      –158 dBc/Hz (typ) @ 312.5 MHz
    • Output Frequency: 650 MHz (max)
    • Output Skew: 35 ps (max)
    • Part-to-Part Skew: 100 ps (max)
    • Propagation Delay: 0.37 ns (max)
  • Two Differential Input Pairs (pin-selectable)
    • CLKx, nCLK Input Pairs can accept LVPECL,
      LVDS, HCSL, SSTL, LVHSTL, or Single-Ended
      Signals
  • Synchronous Clock Enable
  • Power Supply: 3.3V ±5%
  • Package: 20-Lead TSSOP
  • Industrial Temperature Range: –40°C to +85°C
  • Five 3.3V Differential LVPECL Outputs
    • Additive Jitter: 43 fs RMS (typ) @ 312.5 MHz
    • Noise Floor (≥1 MHz offset):
      –158 dBc/Hz (typ) @ 312.5 MHz
    • Output Frequency: 650 MHz (max)
    • Output Skew: 35 ps (max)
    • Part-to-Part Skew: 100 ps (max)
    • Propagation Delay: 0.37 ns (max)
  • Two Differential Input Pairs (pin-selectable)
    • CLKx, nCLK Input Pairs can accept LVPECL,
      LVDS, HCSL, SSTL, LVHSTL, or Single-Ended
      Signals
  • Synchronous Clock Enable
  • Power Supply: 3.3V ±5%
  • Package: 20-Lead TSSOP
  • Industrial Temperature Range: –40°C to +85°C

The LMK00725 is a low skew, high-performance clock fanout buffer which can distribute up to five 3.3V LVPECL outputs from one of two inputs, which can accept differential or single-ended inputs. The clock enable input is synchronized internally to eliminate runt or glitch pulses on the outputs when the clock enable pin is asserted or de-asserted. The low additive jitter and phase noise floor and ensured output and part-to-part skew characteristics make the LMK00725 ideal for applications demanding high performance and repeatability.

The LMK00725 is a low skew, high-performance clock fanout buffer which can distribute up to five 3.3V LVPECL outputs from one of two inputs, which can accept differential or single-ended inputs. The clock enable input is synchronized internally to eliminate runt or glitch pulses on the outputs when the clock enable pin is asserted or de-asserted. The low additive jitter and phase noise floor and ensured output and part-to-part skew characteristics make the LMK00725 ideal for applications demanding high performance and repeatability.

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比較対象デバイスと同等の機能で、ピン配置が異なる製品。
CDCLVP1204 アクティブ 低ジッタ、2 入力、選択可能な 1:4 ユニバーサル入力 LVPECL 出力バッファ Ultra low additive jitter,4 output LVPECL buffer
比較対象デバイスと類似の機能。
LMK00304 アクティブ 4 個の構成可能出力採用、3.1GHz、差動クロック・バッファ / レベル・シフタ 4 output universal differential buffer that supports LVPECL
LMK00306 アクティブ 6 個の構成可能出力採用、3.1GHz、差動クロック・バッファ / レベル・シフタ 6 output universal differential buffer that supports LVPECL

技術資料

star =TI が選定したこの製品の主要ドキュメント
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種類 タイトル 最新の英語版をダウンロード 日付
* データシート LMK00725 Low Skew, 1-to-5, Differential-to-3.3V LVPECL Fanout Buf データシート (Rev. A) 2013年 10月 30日
EVM ユーザー ガイド (英語) LMK00725EVM User’s Guide 2013年 9月 6日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページを表示してください。

評価ボード

LMK00725EVM — LMK00725 の評価基板

LMK00725 は低スキュー、高性能のクロック・ファンアウト・バッファであり、最大 5 つの 3.3V LVPECL 出力を供給します。これらのクロックは、2 個の選択可能な入力のいずれかから生成されます。これらの入力は、差動またはシングルエンドの入力信号を受け入れます。


この評価基板 (EVM) は、LMK00725 デバイスの機能と電気的性能を実証する設計を採用しています。最適な性能を達成できるように、このボードは 50Ω SMA コネクタと、制御された 50Ω インピーダンスのパターンを実装しています。

ユーザー・ガイド: PDF
シミュレーション・モデル

LMK00725 IBIS Model

SNAM158.ZIP (21 KB) - IBIS Model
設計ツール

CLOCK-TREE-ARCHITECT

Clock tree architect プログラミング・ソフトウェア

Clock tree architect はクロック・ツリーの合成ツールであり、開発中システムの要件に基づいてクロック・ツリー・ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム・レベルのマルチチップ・クロック供給ソリューションを生成します。
シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
パッケージ ピン数 ダウンロード
TSSOP (PW) 20 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 材料 (内容)
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス・デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

TI 製品の品質、パッケージ、ご注文に関するお問い合わせは、TI サポートをご覧ください。​​​​​​​​​​​​​​

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