La IP de diseño rápido JESD204 se diseñó para permitir a los ingenieros de FPGA lograr una ruta acelerada hacia un sistema JESD204 en funcionamiento. La IP se diseñó de manera que el procesamiento digital descendente y otras lógicas de aplicación estén aislados de la mayoría de las restricciones críticas de rendimiento y sincronización del protocolo JESD204. La IP ayuda a los diseñadores a reducir el tiempo de desarrollo del firmware y a facilitar la integración de la FPGA.
La IP de diseño rápido JESD204 se proporciona libre de regalías para su uso con convertidores de datos de alta velocidad de TI. TI ayudará al usuario en la configuración del enlace inicial, personalizado para su uso entre la plataforma FPGA específica y el convertidor de datos JMODE de TI. TI le proporcionará la IP a través de un enlace de descarga seguro una vez que se haya probado y esté lista para su implementación.
El IP de diseño rápido JESD204 es compatible con las siguientes familias de FPGA:
- Xilinx® Virtex™ UltraScale™ y UltraScale+™
- Xilinx Kintex™ UltraScale y UltraScale+
- Xilinx Zynq™ UltraScale+ y Zynq UltraScale+ (Auto)
- Xilinx Artix™ 7 y Artix 7 (Auto)
- Xilinx Virtex 7
- Xilinx Kintex 7 y Kintex 7 (Auto)
- Xilinx Zynq7000 y Zynq7000 (Auto)
Empezar
Para empezar con IP de diseño rápido JESD204:
- Paso 1: Elija un convertidor de datos de alta velocidad TI, el modo JESD204 y el FPGA para su sistema
- Paso 2: Solicite el IP de diseño rápido JESD204