JAJSFA9E November   2011  – April 2018 ADS5294

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     ブロック概略図
  4. 4 改訂履歴
  5. 5 概要（続き）
  6. 6 デバイス比較表
  7. 7 Pin Configuration and Functions
    1.     Pin Functions
  8. 8 Specifications
    1. 8.1  Absolute Maximum Ratings
    2. 8.2  ESD Ratings
    3. 8.3  Recommended Operating Conditions
    4. 8.4  Thermal Information
    5. 8.5  Electrical Characteristics Dynamic Performance
    6. 8.6  Digital Characteristics
    7. 8.7  Timing Requirements
    8. 8.8  LVDS Timing at Different Sampling Frequencies — 2-Wire Interface, 7x-Serialization, Digital Filter Disabled
    9. 8.9  LVDS Timing at Different Sampling Frequencies — 1-Wire Interface, 14x-Serialization, Digital Filter Disabled
    10. 8.10 Serial Interface Timing Requirements
    11. 8.11 Reset Timing
    12. 8.12 LVDS Timing at Different Sampling Frequencies — 1-Wire Interface, 14x-Serialization, Decimation by 2 Filter Enabled
    13. 8.13 LVDS Timing at Different Sampling Frequencies — 1-Wire Interface, 14x-Serialization, Decimation by 4 Filter Enabled
    14. 8.14 LVDS Timing at Different Sampling Frequencies — 1-Wire Interface, 14x-Serialization, Decimation by 8 Filter Enabled
    15. 8.15 Typical Characteristics
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Feature Description
      1. 9.3.1 Analog Input
      2. 9.3.2 Input Clock
      3. 9.3.3 Digital Highpass IIR Filter
      4. 9.3.4 Decimation Filter
      5. 9.3.5 Decimation Filter Equation
        1. 9.3.5.1 Pre-defined Coefficients
        2. 9.3.5.2 Custom Filter Coefficients
      6. 9.3.6 PLL Operation Versus LVDS Timing
        1. 9.3.6.1 Effect on Output Timings
    4. 9.4 Device Functional Modes
    5. 9.5 Programming
      1. 9.5.1 Serial Interface
        1. 9.5.1.1 Register Initialization
        2. 9.5.1.2 Serial Register Readout
        3. 9.5.1.3 Default States After Reset
    6. 9.6 Register Maps
      1. 9.6.1 Description Of Serial Registers
        1. 9.6.1.1  Power-Down Modes
          1. Table 1. Power-Down Mode Register
        2. 9.6.1.2  Low Frequency Noise Suppression Mode
          1. Table 2. Low Frequency Noise Suppression Mode Register
        3. 9.6.1.3  Analog Input Invert
          1. Table 3. Analog Input Invert Register
        4. 9.6.1.4  LVDS Test Patterns
          1. Table 4. LVDS Test Patterns
        5. 9.6.1.5  Bit-Byte-Word Wise Output
          1. Table 5. Bit-Byte-Word Wise Output
        6. 9.6.1.6  Digital Processing Blocks
        7. 9.6.1.7  Programmable Digital Gain
          1. Table 6. Programmable Digital Gain
        8. 9.6.1.8  Channel Averaging
          1. Table 7. Channel Averaging
        9. 9.6.1.9  Decimation Filter
          1. Table 8. Decimation Filter
        10. 9.6.1.10 Highpass Filter
          1. Table 9. Highpass Filter
        11. 9.6.1.11 Bit-Clock Programmability
          1. Table 10. Bit-Clock Programmability
        12. 9.6.1.12 Output Data Rate Control
          1. Table 11. Output Data Rate Control
        13. 9.6.1.13 Synchronization Pulse
          1. Table 12. Synchronization Pulse
        14. 9.6.1.14 External Reference Mode of Operation
        15. 9.6.1.15 Data Output Format Modes
          1. Table 13. Data Output Format Modes
        16. 9.6.1.16 Programmable Mapping Between Input Channels and Output Pins
          1. Table 14. Mapping Between Input Channels and Output Pins
  10. 10Application and Implementation
    1. 10.1 Application Information
    2. 10.2 Typical Application
      1. 10.2.1 Design Requirements
      2. 10.2.2 Detailed Design Procedure
        1. 10.2.2.1 Large and Small Signal Input Bandwidth
        2. 10.2.2.2 Drive Circuit
        3. 10.2.2.3 Clock Selection
      3. 10.2.3 Application Curves
  11. 11Power Supply Recommendations
  12. 12Layout
    1. 12.1 Layout Guidelines
    2. 12.2 Layout Example
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 デバイス・サポート
      1. 13.1.1 デバイスの項目表記
        1. 13.1.1.1 仕様の定義
    2. 13.2 ドキュメントのサポート
      1. 13.2.1 関連資料
    3. 13.3 コミュニティ・リソース
    4. 13.4 商標
    5. 13.5 静電気放電に関する注意事項
    6. 13.6 Glossary
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

13.1.1.1 仕様の定義

    アナログ帯域幅基本波の出力が、低周波での値と比較して3dB低下する、アナログ入力周波数。
    アパーチャ遅延入力サンプリング・クロックの立ち上がりエッジから、実際にサンプリングが行われるまでの遅延時間。この遅延時間はチャネルごとに異なります。最大の偏差はアパーチャ遅延偏差(チャネル間)として規定されています。
    アパーチャ不確定性(ジッタ)アパーチャ遅延のサンプル間偏差。
    クロックのパルス幅およびデューティ・サイクルクロック信号のデューティ・サイクルは、クロック信号の周期に対する、信号がHIGHに維持される時間の割合(クロックのパルス幅)です。デューティ・サイクルは一般にパーセンテージで表されます。完全な差動正弦波クロックは、デューティ・サイクルが50%です。
    最大変換速度指定された動作が行われる最大サンプリング速度。特に記述のない限り、すべてのパラメータ測定はこのサンプリング・レートで行われます。
    最小変換速度ADCが機能する最小サンプリング速度。
    微分非直線性(DNL)理想的なADCでは、厳密に1LSBずつ離れたアナログ入力値でコード遷移が起こります。DNLは、任意の1ステップにおけるこの理想的な値からの偏差であり、LSB単位で測定されます。
    積分非直線性(INL)INLは、ADCの伝達関数が、その伝達関数について最小二乗曲線一致により判定される最適値からどれだけの偏差があるかを示し、LSBを単位として測定されます。
    ゲイン誤差ゲイン誤差は、ADCの実際の入力フルスケール範囲の、理想値からの偏差です。ゲイン誤差は、理想的な入力フルスケール範囲に対するパーセンテージで表されます。ゲイン誤差には、基準の不正確性による誤差と、チャネルによる誤差の2つの成分があります。これらの誤差は、EGREFおよびEGCHANとして別々に規定されます。
    1次近似について、合計ゲイン誤差はETOTAL ~ EGREF + EGCHANです。
    たとえば、ETOTAL = ±0.5%なら、フルスケール入力は(1 – 0.5 / 100)×FSidealから(1 + 0.5 / 100)×FSidealまで偏差があります。
    オフセット誤差オフセット誤差は、ADCの実際の平均アイドル・チャネル出力コードと、理想的な平均アイドル・チャネル出力コードとの差で、LSBを単位として表されます。多くの場合、この量はmVにマッピングされます。
    温度ドリフト温度ドリフト係数(ゲイン誤差およびオフセット誤差について)は、TMINからTMAXまでの温度について、摂氏1度ごとにパラメータがどれだけ変化するかを示します。温度ドリフトは、TMINからTMAXまでの範囲にわたるパラメータの最大偏差を、TMAX – TMINの値で除算して計算されます。
    信号対雑音比SNRは基本波の出力(PS)とノイズ・フロア出力(PN)との比で、DCおよび最初の9次の高調波の出力は除外されます。
    Equation 7. ADS5294 q_snr_las635.gif

    SNRは、基本波の絶対出力を基準とする場合にはdBc (キャリアに対するdB)、基本波の電力をコンバータのフルスケール範囲に外挿する場合にはdBFS (フルスケールに対するdB)で表されます。

    信号対雑音比+歪み(SINAD)SINADは、基本波(PS)の出力と、ノイズ(PN)および歪み(PD)を含む、他のすべてのスペクトル成分出力との比です。ただしDCは除外されます。
    Equation 8. ADS5294 q_sinad_las635.gif

    SINADは、基本波の絶対出力を基準とする場合にはdBc (キャリアに対するdB)、基本波の電力をコンバータのフルスケール範囲に外挿する場合にはdBFS (フルスケールに対するdB)で表されます。

    有効分解能(ENOB)ENOBは、量子化ノイズに基づく理論的な限界と比較した、コンバータの性能の測定値です。
    Equation 9. ADS5294 q_enob_las635.gif
    全高調波歪み(THD)THDは、基本波の出力(PS)と、最初の9次の高調波の出力(PD)との比です。
    Equation 10. ADS5294 q_thd_las635.gif

    THDは一般にdBc (キャリアに対するdB)単位で表されます。

    スプリアスフリー・ダイナミック・レンジ(SFDR)基本波の出力と、次に大きなスペクトル成分(スパーまたは高調波)との比率。SFDRは一般にdBc (キャリアに対するdB)単位で表されます。
    ツー・トーン相互変調歪みIMD3は、(周波数f1およびf2における)基本波の出力と、周波数2f1 – f2または2f2 – f1における最悪のスペクトル成分の出力との比です。IMD3は、基本波の絶対出力を基準とする場合にはdBc (キャリアに対するdB)、基本波の電力をコンバータのフルスケール範囲に外挿する場合にはdBFS (フルスケールに対するdB)で表されます。
    DC電源除去率(DC PSRR)DC PSSRは、アナログ電源電圧の変化に対する、オフセット誤差の変化の比率です。DC PSRRは一般にmV/V単位で表されます。
    AC電源除去率(AC PSRR)AC PSRRは、ADCによる電源電圧の変動の除去の指標です。ΔVSUPを電源電圧の変化、ΔVOUTを結果として発生するADC出力コードの変化(入力を基準)とすると、AC PSRRは次の式で表されます。
    Equation 11. ADS5294 q_psrr_las635.gif
    電圧過負荷回復アナログ入力の過負荷から、誤差1%以内に回復するために必要なクロック・サイクル数。電圧過負荷回復は、6dBの正および負の過負荷で正弦波信号を印加して、別々にテストされます。過負荷後の最初の数サンプルにおける(期待値からの)偏差に注目します。
    同相除去比(CMRR)CMRRは、ADCによるアナログ入力同相電圧の変動の除去の指標です。ΔVCM_INを入力ピンの同相電圧の変化、ΔVOUTを結果として発生するADC出力コードの変化(入力を基準)とすると、CMRRは次の式で表されます。
    Equation 12. ADS5294 q_cmrr_las635.gif
    クロストーク(マルチチャネルADCのみ)クロストークは、隣接したチャネルから目的のチャネルへと発生する内部的な信号の結合です。クロストークは、直接隣接するチャネル(近傍チャネル)からの結合と、パッケージの反対側にあるチャネル(遠隔チャネル)からの結合について、別々に規定されています。クロストークは通常、隣接チャネルにフルスケール信号を印加して測定されます。クロストークは、隣接チャネル入力に印加された信号電力に対する、(目的のチャネルの出力で測定された)結合信号の電力の比です。クロストークは一般にdBc単位で表されます。