JAJSW85 February   2025 TUSB1146-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電源特性
    6. 5.6  制御 I/O DC の電気的特性
    7. 5.7  USB および DP の電気的特性
    8. 5.8  タイミング要件
    9. 5.9  スイッチング特性
    10. 5.10 代表的特性
  7.   パラメータ測定情報
  8. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 USB 3.2
      2. 6.3.2 ディスプレイ ポート
      3. 6.3.3 4 レベル入力
      4. 6.3.4 レシーバのリニア イコライゼーション
    4. 6.4 デバイスの機能モード
      1. 6.4.1 GPIO モードでのデバイス構成
      2. 6.4.2 I2C プログラミングによるデバイス構成
      3. 6.4.3 DisplayPort モード
      4. 6.4.4 直線性 EQ の構成
      5. 6.4.5 直線性 VOD
      6. 6.4.6 VOD モード
        1. 6.4.6.1 直線性 VOD
        2. 6.4.6.2 制限付き VOD
      7. 6.4.7 送信イコライゼーション
      8. 6.4.8 USB3.2 モード
      9. 6.4.9 下流側ポートの適応型イコライゼーション
        1. 6.4.9.1 I2 C モードでの高速な適応型イコライゼーション
        2. 6.4.9.2 完全適応型イコライゼーション
        3. 6.4.9.3 GPIO モードでの完全適応型イコライゼーション（I2C_EN ="F"）
    5. 6.5 プログラミング
      1. 6.5.1 モード間の遷移
      2. 6.5.2 疑似コードの例
        1. 6.5.2.1 リニア リドライバ モード付き高速 AEQ
        2. 6.5.2.2 高速 AEQ (制限付きリドライバ モード)
        3. 6.5.2.3 直線性リドライバ モード付きフル AEQ
        4. 6.5.2.4 リドライバ モード付きフル AEQ
      3. 6.5.3 TUSB1146-Q1 I2C アドレスのオプション
      4. 6.5.4 TUSB1146-Q1 I2C ターゲット アドレス
  9. 7 レジスタ マップ
    1. 7.1 TUSB1146-Q1 レジスタ
  10. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 USB および DP 上流側ポート (USB ホスト / DP GPU から USB-C レセプタクルへの) 構成
        2. 8.2.2.2 USB 下流側ポート (USB-C レセプタクルから USB ホストへ) の構成
          1. 8.2.2.2.1 固定イコライゼーション
          2. 8.2.2.2.2 高速な適応型イコライゼーション
          3. 8.2.2.2.3 完全適応型イコライゼーション
        3. 8.2.2.3 ESD 保護
      3. 8.2.3 アプリケーション曲線
    3. 8.3 システム例
      1. 8.3.1 USB 3.1 のみ
      2. 8.3.2 USB 3.1 および 2 レーンの DisplayPort モード
      3. 8.3.3 DisplayPort のみ
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  11. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  12. 10改訂履歴
  13. 11メカニカル、パッケージ、および注文情報
    1. 11.1 テープおよびリール情報
    2. 11.2 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5.8 タイミング要件

最小値 公称値 最大値 単位
USB3.2
tIDLEEntry U0 から電気的アイドルまでの遅延 図 6-4 を参照してください 10 ns
tIDELExit_U1 U1 既存時間：電気的アイドルのブレークから LFPS の転送まで 図 6-4 を参照してください 6 ns
tIDLEExit_U2U3 U2/U3 終了時間：電気的アイドル状態のブレークから LFPS の転送まで 図 6-4 を参照してください 10 μs
tRXDET_INTVL 切断中の RX 検出間隔 12 ms
tIDLEExit_DISC 切断終了時間 10 μs
tExit_SHTDN シャットダウン終了時間 1 ms
tAEQ_FULL_DONE フル AEQ モードでの動作時に最適な EQ 設定を得るための最大時間。 300 μs
tAEQ_FAST_DONE 高速 AEQ モードでの動作時に適切な EQ 設定を決定するための最大時間。 60 μs
tDIFF_DLY 差動伝搬遅延 図 6-3 を参照してください 300 ps
tR、tF 出力立ち上がり / 立ち下がり時間 出力ピンから 1.7 インチで測定された差動電圧の20%～80% 図 6-5を参照してください。 40 ps
tRF_MM 出力立ち上がり / 立ち下がり時間の不一致 出力ピンから 1.7 インチで測定された差動電圧の20%～80% 2.6 ps
パワーアップ
tD_PG VCC (min) から内部パワー グッドが High にアサートされるまで 図 6-10 を参照してください 27 ms
tCFG_SU CFG(1) ピンの設定(2) 図 6-10 を参照してください 800 μs
tCFG_HD CFG(1) ピン ホールド 図 6-10 を参照してください 10 μs
tCTL_DB CTL[1:0] と FLIP ピンのデバウンス 図 6-10 を参照してください 16 ms
(1) 以下のピンは CFG ピンで構成されます。  I2C_EN、EQ[1:0], SSEQ[1:0]、および DPEQ[1:0]。
(2) 推奨される CFG ピンは、VCC が最小のとき安定するようにしてください。