JAJSJO5C October   2022  – October 2025 LM64440-Q1 , LM64460-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
    1. 5.1 ウェッタブル フランク
    2. 5.2 クリアランスと FMEA のピン配置設計
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング特性
    7. 6.7 システム特性
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  入力電圧範囲 (VIN1、VIN2)
      2. 7.3.2  出力電圧の設定ポイント (FB)
      3. 7.3.3  高精度のイネーブルおよび入力電圧 UVLO EN
      4. 7.3.4  MODE/SYNC の動作
        1. 7.3.4.1 レベル依存の MODE/SYNC 制御
        2. 7.3.4.2 パルス依存の MODE/SYNC ピン制御
      5. 7.3.5  クロックのロック
      6. 7.3.6  パワー グッド モニタ (PGOOD)
      7. 7.3.7  バイアス電源レギュレータ (VCC、BIAS)
      8. 7.3.8  ブートストラップ電圧と UVLO (CBOOT)
      9. 7.3.9  スペクトラム拡散
      10. 7.3.10 ソフトスタートとドロップアウトからの回復
      11. 7.3.11 過電流および短絡保護
      12. 7.3.12 サーマル シャットダウン
      13. 7.3.13 入力電源電流
    4. 7.4 デバイスの機能モード
      1. 7.4.1 シャットダウンモード
      2. 7.4.2 スタンバイ モード
      3. 7.4.3 アクティブ モード
        1. 7.4.3.1 CCM モード
        2. 7.4.3.2 AUTO モード - 軽負荷動作
          1. 7.4.3.2.1 ダイオード エミュレーション
          2. 7.4.3.2.2 周波数フォールドバック
        3. 7.4.3.3 FPWM モード - 軽負荷動作
        4. 7.4.3.4 最小オン時間 (高入力電圧) での動作
        5. 7.4.3.5 ドロップアウト
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計 1 - 車載用同期整流 6A 降圧レギュレータ、2.1MHz
        1. 8.2.1.1 設計要件
      2. 8.2.2 設計 2 - 車載用同期整流 4A 降圧レギュレータ、2.1MHz
        1. 8.2.2.1 設計要件
        2. 8.2.2.2 詳細な設計手順
          1. 8.2.2.2.1  WEBENCH® ツールによるカスタム設計
          2. 8.2.2.2.2  出力電圧の設定
          3. 8.2.2.2.3  スイッチング周波数の選択
          4. 8.2.2.2.4  インダクタの選択
          5. 8.2.2.2.5  出力コンデンサの選択
          6. 8.2.2.2.6  入力コンデンサの選択
          7. 8.2.2.2.7  ブートストラップ コンデンサ
          8. 8.2.2.2.8  VCC コンデンサ
          9. 8.2.2.2.9  BIAS 電源の接続
          10. 8.2.2.2.10 フィードフォワード ネットワーク
          11. 8.2.2.2.11 入力電圧 UVLO
        3. 8.2.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
        1. 8.4.1.1 熱設計およびレイアウト
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
      2. 9.1.2 開発サポート
        1. 9.1.2.1 WEBENCH® ツールによるカスタム設計
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.3.6 パワー グッド モニタ (PGOOD)

ディスクリートのリセット デバイスを置き換えるために PGOOD 機能が実装されているため、部品点数とコストを低減できます。帰還 (FB) 電圧が、規定された PGOOD スレッショルドの範囲外になると、PGOOD 電圧は Low に遷移します (図 6-8 参照)。この遷移は、電流制限中、サーマル シャットダウン中、ディセーブル中、通常の起動中に発生する可能性があります。グリッチ フィルタは、出力電圧の短時間の変動 (ラインおよび負荷過渡時など) に対するフラグの誤動作を防止します。tPGDFLT(fall) よりも短い出力電圧変動では、PGOOD フラグは立ちません。PGOOD 動作について深く理解するには、図 7-13 を参照してください。

PGOOD 出力はオープン ドレインの N チャネル トランジスタで構成されており、適切なロジック電源または VOUT に接続した外付けプルアップ抵抗が必要です。EN が Low にプルされると、フラグ出力も Low に強制されます。EN が Low の場合、入力電圧が 1V 以上 (標準値) である限り、PGOOD は有効です。

LM64440-Q1 LM64460-Q1 PGOOD のタイミング図 (OV イベントを除く)図 7-13 PGOOD のタイミング図 (OV イベントを除く)
表 7-3 PGOOD がフォルトを通知 (Low をプル) する条件
フォルト条件の開始フォルト条件の終了 (その後、PGOOD 出力が解放される前に tPGDFLT(rise) が経過する必要があります。) (1)
「VOUT < VOUT-target × PGDUV」かつ「t > tPGDFLT(fall)」出力電圧がレギュレートされている。
VOUT-target × (PGDUV + PGDHYST) < VOUT < VOUT-target × (PGDOV - PGDHYST) (図 6-8 を参照)
「VOUT > VOUT-target × PGDOV」かつ「t > tPGDFLT(fall)」出力電圧がレギュレートされている。
TJ > TSHDTJ < TSHD-F かつ出力電圧がレギュレートされている
VEN < VEN-TH 立ち下がりVEN > VEN-TH 立ち上がり、かつ出力電圧がレギュレートされている
VCC < VCC-UVLO - VCC-UVLO-HYSTVCC > VCC-UVLOかつ出力電圧が統制されている
(1) 追加の動作チェックとして、ソフト スタート時間中 PGOOD は Low に維持されます。ソフト スタート時間は、出力電圧が設定点に達する時間、または開始から tSS2 が経過した時間 (どちらか低い方) と定義されます。