JAJSJO5C October   2022  – October 2025 LM64440-Q1 , LM64460-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
    1. 5.1 ウェッタブル フランク
    2. 5.2 クリアランスと FMEA のピン配置設計
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング特性
    7. 6.7 システム特性
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  入力電圧範囲 (VIN1、VIN2)
      2. 7.3.2  出力電圧の設定ポイント (FB)
      3. 7.3.3  高精度のイネーブルおよび入力電圧 UVLO EN
      4. 7.3.4  MODE/SYNC の動作
        1. 7.3.4.1 レベル依存の MODE/SYNC 制御
        2. 7.3.4.2 パルス依存の MODE/SYNC ピン制御
      5. 7.3.5  クロックのロック
      6. 7.3.6  パワー グッド モニタ (PGOOD)
      7. 7.3.7  バイアス電源レギュレータ (VCC、BIAS)
      8. 7.3.8  ブートストラップ電圧と UVLO (CBOOT)
      9. 7.3.9  スペクトラム拡散
      10. 7.3.10 ソフトスタートとドロップアウトからの回復
      11. 7.3.11 過電流および短絡保護
      12. 7.3.12 サーマル シャットダウン
      13. 7.3.13 入力電源電流
    4. 7.4 デバイスの機能モード
      1. 7.4.1 シャットダウンモード
      2. 7.4.2 スタンバイ モード
      3. 7.4.3 アクティブ モード
        1. 7.4.3.1 CCM モード
        2. 7.4.3.2 AUTO モード - 軽負荷動作
          1. 7.4.3.2.1 ダイオード エミュレーション
          2. 7.4.3.2.2 周波数フォールドバック
        3. 7.4.3.3 FPWM モード - 軽負荷動作
        4. 7.4.3.4 最小オン時間 (高入力電圧) での動作
        5. 7.4.3.5 ドロップアウト
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計 1 - 車載用同期整流 6A 降圧レギュレータ、2.1MHz
        1. 8.2.1.1 設計要件
      2. 8.2.2 設計 2 - 車載用同期整流 4A 降圧レギュレータ、2.1MHz
        1. 8.2.2.1 設計要件
        2. 8.2.2.2 詳細な設計手順
          1. 8.2.2.2.1  WEBENCH® ツールによるカスタム設計
          2. 8.2.2.2.2  出力電圧の設定
          3. 8.2.2.2.3  スイッチング周波数の選択
          4. 8.2.2.2.4  インダクタの選択
          5. 8.2.2.2.5  出力コンデンサの選択
          6. 8.2.2.2.6  入力コンデンサの選択
          7. 8.2.2.2.7  ブートストラップ コンデンサ
          8. 8.2.2.2.8  VCC コンデンサ
          9. 8.2.2.2.9  BIAS 電源の接続
          10. 8.2.2.2.10 フィードフォワード ネットワーク
          11. 8.2.2.2.11 入力電圧 UVLO
        3. 8.2.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
        1. 8.4.1.1 熱設計およびレイアウト
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
      2. 9.1.2 開発サポート
        1. 9.1.2.1 WEBENCH® ツールによるカスタム設計
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

6.6 タイミング特性

制限値は、接合部の動作時推奨温度である -40℃～+150℃において適用されます (特に記述のない限り)。最小値および最大値は、試験、設計、および統計的相関に基づいて規定されています。標準値は TJ = 25℃における最も一般的なパラメータ基準値を表しており、参考目的にのみ提供されています。特に記述のない限り、次の条件が適用されます。VIN = 13.5V。
パラメータ テスト条件 最小値 標準値 最大値 単位
スイッチ ノード
tON(min) HS スイッチの最小オン時間 VIN = 20V、IOUT = 2A 55 70 ns
tON(max) HS スイッチの最大オン時間 9 μs
tOFF(min) LS スイッチの最小オン時間 VIN = 4V、IOUT = 1A 65 85 ns
tSS 最初の SW パルスから Vref が設定点の 90% に達するまでの時間 VIN ≧ 4.2V 2 3 4 ms
tSS2 最初の SW パルスから FPWM 誤動作防止解除までの時間 (出力がレギュレートされない場合) VIN ≧ 4.2V 4.5 6.5 8.5 ms
tW 短絡待機時間 (「ヒカップ」時間) 40 ms
イネーブル
tEN ターンオン遅延 (1) CVCC = 1µF、EN High から最初の SW パルスまでの時間 (出力が 0V から開始する場合) 0.7 ms
tB 立ち上がりまたは立ち下がりエッジの後の EN のブランキング Low レベルは 0.6V 4 8 µs
SYNC
tPULSE_H パルスとして認識されるのに必要な High の継続時間 100 ns
tPULSE_L パルスとして認識されるのに必要な Low の継続時間 100 ns
tMODE FPWM または自動モードを示すために必要な 1 つのレベルでの時間 16.5 µs
tSYNC 有効な同期信号内の High または Low 信号の継続時間 8 µs
tMEAS 自動モードに移行した際の抵抗値テストの MODE/SYNC ピンの継続時間 レベル依存 MODE/SYNC ピン動作 25 µs
パワー グッド
tPGDFLT(rise) PGOOD High 信号までの遅延時間 1.5 2 2.5 ms
tPGDFLT(fall) PGOOD 機能のグリッチ フィルタ時定数 24 µs
(1) パラメータは、設計、統計分析、相関パラメータの製造試験によって規定されています。出荷時のテストは行っていません。