JAJSNO9A January   2022  – December 2024 TAA5212

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件：I2C インターフェイス
    7. 5.7  スイッチング特性：I2C インターフェイス
    8. 5.8  タイミング要件：SPI インターフェイス
    9. 5.9  スイッチング特性：SPI インターフェイス
    10. 5.10 タイミング要件：TDM、I2S または LJ インターフェイス
    11. 5.11 スイッチング特性：TDM、I2S または LJ インターフェイス
    12. 5.12 タイミング要件：PDM デジタル マイクロフォン インターフェイス
    13. 5.13 スイッチング特性：PDM デジタル マイクロフォン インターフェイス
    14. 5.14 タイミング図
    15. 5.15 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  シリアル インターフェイス
        1. 6.3.1.1 制御シリアル インターフェイス
        2. 6.3.1.2 オーディオ シリアル インターフェイス
          1. 6.3.1.2.1 時分割多重オーディオ (TDM) インターフェイス
          2. 6.3.1.2.2 I2S (Inter IC Sound) インターフェイス
          3. 6.3.1.2.3 左揃え (LJ) インターフェイス
        3. 6.3.1.3 共有バスで複数のデバイスを使用
      2. 6.3.2  フェーズ ロック ループ (PLL) とクロック生成
      3. 6.3.3  入力チャネルの構成
      4. 6.3.4  基準電圧
      5. 6.3.5  プログラム可能なマイクロフォン バイアス
      6. 6.3.6  シグナル チェーン処理
        1. 6.3.6.1 ADC 信号チェーン
          1. 6.3.6.1.1  6 対 4 入力選択マルチプレクサ (6:4 MUX)
          2. 6.3.6.1.2  プログラム可能なチャネル ゲインおよびデジタル ボリューム制御
          3. 6.3.6.1.3  プログラム可能なチャネル ゲイン較正
          4. 6.3.6.1.4  プログラム可能なチャネル位相較正
          5. 6.3.6.1.5  プログラム可能なデジタル ハイパス フィルタ
          6. 6.3.6.1.6  プログラム可能なデジタル バイクワッド フィルタ
          7. 6.3.6.1.7  プログラム可能なチャネル サマーおよびデジタル ミキサ
          8. 6.3.6.1.8  構成可能なデジタル デシメーション フィルタ
            1. 6.3.6.1.8.1 線形位相フィルタ
              1. 6.3.6.1.8.1.1 サンプリング レート：8 kHz または 7.35 kHz
              2. 6.3.6.1.8.1.2 サンプリング レート：16 kHz または 14.7 kHz
              3. 6.3.6.1.8.1.3 サンプリング レート：24 kHz または 22.05 kHz
              4. 6.3.6.1.8.1.4 サンプリング レート：32 kHz または 29.4 kHz
              5. 6.3.6.1.8.1.5 サンプリング レート：48 kHz または 44.1 kHz
              6. 6.3.6.1.8.1.6 サンプリング レート：96 kHz または 88.2 kHz
              7. 6.3.6.1.8.1.7 サンプリング レート：192 kHz または 176.4 kHz
            2. 6.3.6.1.8.2 低レイテンシ フィルタ
              1. 6.3.6.1.8.2.1 サンプリング レート：24 kHz または 22.05 kHz
              2. 6.3.6.1.8.2.2 サンプリング レート：32 kHz または 29.4 kHz
              3. 6.3.6.1.8.2.3 サンプリング レート：48 kHz または 44.1 kHz
              4. 6.3.6.1.8.2.4 サンプリング レート：96 kHz または 88.2 kHz
              5. 6.3.6.1.8.2.5 サンプリング レート：192 kHz または 176.4 kHz
            3. 6.3.6.1.8.3 超低レイテンシ フィルタ
              1. 6.3.6.1.8.3.1 サンプリング レート：24 kHz または 22.05 kHz
              2. 6.3.6.1.8.3.2 サンプリング レート：32 kHz または 29.4 kHz
              3. 6.3.6.1.8.3.3 サンプリング レート：48 kHz または 44.1 kHz
              4. 6.3.6.1.8.3.4 サンプリング レート：96 kHz または 88.2 kHz
              5. 6.3.6.1.8.3.5 サンプリング レート：192 kHz または 176.4 kHz
          9. 6.3.6.1.9  自動ゲイン コントローラ (AGC)
          10. 6.3.6.1.10 音声アクティビティ検出 (VAD)
          11. 6.3.6.1.11 超音波アクティビティ検出（UAD）
      7. 6.3.7  デジタル PDM マイクロフォン録音チャネル
      8. 6.3.8  割り込み、ステータス、およびデジタル I/O ピンの多重化
      9. 6.3.9  パワー チューン モード
      10. 6.3.10 インクリメンタル ADC (IADC) モード
    4. 6.4 デバイスの機能モード
      1. 6.4.1 スリープ モードまたはソフトウェア シャットダウン
      2. 6.4.2 アクティブ モード
      3. 6.4.3 ソフトウェア リセット
    5. 6.5 プログラミング
      1. 6.5.1 制御シリアル インターフェイス
        1. 6.5.1.1 I2C 制御インターフェイス
          1. 6.5.1.1.1 一般的な I2C の動作
          2. 6.5.1.1.2 I2C のシングル バイトおよびマルチ バイト転送
            1. 6.5.1.1.2.1 I2C のシングル バイト書き込み
            2. 6.5.1.1.2.2 I2C のマルチ バイト書き込み
            3. 6.5.1.1.2.3 I2C のシングル バイト読み出し
            4. 6.5.1.1.2.4 I2C のマルチ バイト読み出し
        2. 6.5.1.2 SPI 制御インターフェイス
  8. 7 レジスタ マップ
    1. 7.1 デバイス構成レジスタ
      1. 7.1.1 TAA5212_B0_P0 のレジスタ
      2. 7.1.2 TAA5212_B0_P1 のレジスタ
      3. 7.1.3 TAA5212_B0_P3 のレジスタ
    2. 7.2 プログラマブル係数レジスタ
      1. 7.2.1 プログラム可能な係数レジスタ：ページ 8
      2. 7.2.2 プログラム可能な係数レジスタ：ページ 9
      3. 7.2.3 プログラム可能な係数レジスタ：ページ 10
      4. 7.2.4 プログラム可能な係数レジスタ：ページ 11
      5. 7.2.5 プログラム可能な係数レジスタ：ページ 19
      6. 7.2.6 プログラム可能な係数レジスタ：ページ 27
      7. 7.2.7 プログラム可能な係数レジスタ：ページ 28
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 アプリケーション
      2. 8.2.2 設計要件
      3. 8.2.3 詳細な設計手順
      4. 8.2.4 アプリケーション特性の波形
      5. 8.2.5 評価基板セットアップ用のデバイス レジスタ構成スクリプトの例
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 1.8V 動作向け AVDD_MODE
      2. 8.3.2 1.8V および 1.2V での動作のための IOVDD_IO_MODE
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

5.10 タイミング要件：TDM、I2S または LJ インターフェイス

TA = 25℃、IOVDD = 3.3V または 1.8V または 1.2V、すべての出力に 20pF の負荷がかかっている場合 (特に記載がない限り)、タイミング図については図 5-3 を参照してください。IOVDD が 1.8V および 1.2V の動作の場合、IOVDD_IO_MODE ビットを正しく設定します。詳細については、セクション 7.3 を参照してください。
最小値 公称値 最大値 単位
t(BCLK) BCLK 周期 40 ns
tH(BCLK) BCLK High パルス持続時間(1) 18 ns
tL(BCLK) BCLK Low パルス持続時間(1) 18 ns
tSU(FSYNC) FSYNC のセットアップ時間 8 ns
tHLD(FSYNC) FSYNC のホールド時間 8 ns
tSU(DIN) DIN のセットアップ時間 8 ns
tHLD(DIN) DIN のホールド時間 8 ns
tr(BCLK) BCLK の立ち上がり時間 10%～90% の立ち上がり時間 10 ns
tf(BCLK) BCLK の立ち下がり時間 90%～10% の立ち下がり時間 10 ns
(1) タイミング仕様を満たすためには、DOUT データ ラインがデバイスによって DOUT データを送信するために使用される BCLK エッジとは逆の BCLK エッジ極性でラッチされる場合、BCLK の最小高 / 低パルス幅は 25ns 以上である必要があります。