JAJSX70B July   2010  – September 2025 UCC28070-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  インターリーブ
      2. 6.3.2  PWM 周波数と最大デューティ サイクル クランプの設定
      3. 6.3.3  周波数ディザリング (振幅およびレート)
      4. 6.3.4  外部クロック同期
      5. 6.3.5  マルチフェーズ動作
      6. 6.3.6  VSENSE と VINAC 抵抗の構成
      7. 6.3.7  VSENSE および VINAC 開路保護
      8. 6.3.8  電流シンセサイザ
      9. 6.3.9  プログラム可能なピーク電流制限
      10. 6.3.10 リニア マルチプライヤおよび量子化電圧フィードフォワード
      11. 6.3.11 拡張過渡応答 (VA スルーレート補正)
      12. 6.3.12 バイアス電圧 (VCC および VREF)
      13. 6.3.13 PFC の有効化と無効化
      14. 6.3.14 アダプティブ ソフトスタート
      15. 6.3.15 PFC スタートアップ ホールドオフ
      16. 6.3.16 出力過電圧保護 (OVP)
      17. 6.3.17 ゼロ電力検出
      18. 6.3.18 サーマル シャットダウン
      19. 6.3.19 電流ループ補償
      20. 6.3.20 電圧ループ補償
    4. 6.4 デバイスの機能モード
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1 出力電流の計算
        2. 7.2.2.2 ブリッジ整流器
        3. 7.2.2.3 PFC インダクタ (L1 および L2)
        4. 7.2.2.4 PFC MOSFET (M1 および M2)
        5. 7.2.2.5 PFC ダイオード
        6. 7.2.2.6 PFC 出力コンデンサ
        7. 7.2.2.7 電流ループ帰還構成 (電流トランスの巻線比 NCT と電流検出抵抗 RSの最適化)
        8. 7.2.2.8 電流センス オフセットと PWM ランプにより ノイズ耐性を向上
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

6.3.8 電流シンセサイザ

UCC28070-Q1 の設計における最も注目すべき革新のひとつは、電流合成回路です。この回路は、ON 時間のサンプリングと OFF 時間の下降傾斜の模擬を組み合わせることで、インダクタ電流を同期的に監視します。

GDA 出力および GDB 出力のオン時間中は、インダクタ電流がそれぞれ CSA ピンおよび CSB ピンに記録され、各出力相の電流変圧器ネットワークを介して記録されます。一方、VINAC および VSENSE ピンを通じて入力電圧と出力電圧を継続的に監視することで、UCC28070-Q1 は各出力の OFF 時間中のインダクタ電流の下降傾斜を内部的に再現することができます。RSYNTH 抵抗 (RSYN) の選択により、式 12に基づいて内部応答を調整し、さまざまなアプリケーションで予測される広範なインダクタンスに対応できます。

電源投入時や AC 停電復帰時の突入電流サージでは、VVSENSE < VVINAC となり、合成された下降傾斜はゼロになります。この場合、合成されたインダクタ電流は IMO リファレンスを上回ったままとなり、電流ループはデューティ サイクルをゼロに駆動します。これにより、サージ時に MOSFET に過度の負荷がかかるのを防ぐことができます。VVINACが VVSENSE を下回ると、定常状態動作が再開するまでデューティ サイクルは増加します。

UCC28070-Q1 インダクタ電流の下降傾斜図 6-2 インダクタ電流の下降傾斜
式 12. UCC28070-Q1

ここで

  • L B = 公称ゼロバイアス昇圧インダクタンス (μH)
  • R S = センス抵抗（Ω）
  • N CT = 電流センス トランスの巻線比
  • KR = RB / (RA + RB) = VSENSE および VINAC ピンでの分圧抵抗減衰