電流検出トランス (CT) は、高電力アプリケーションにおいてインダクタ電流を検出し、電流検出用抵抗の使用に伴う損失を回避するために一般的に使用されます。平均電流モード制御では、インダクタ電流の全波形が必要となります。しかし、低周波の CT を用いることは明らかに実用的ではありません。通常、2 つの高周波 CT が使用されます。1 つはスイッチング側に配置して立ち上がりスロープ電流を取得し、もう 1 つはダイオード側に配置して立ち下がりスロープ電流を取得します。これら 2 つの電流信号は合算されてインダクタ電流全体を構成しますが、UCC28070-Q1 では不要です。

UCC28070-Q1 の設計上の大きな利点は電流合成機能であり、この機能はスイッチング期間のオフ時間に、インダクタ電流の立ち下がりスロープを内部的に再現します。これにより、各相におけるダイオード側 CT の必要がなくなり、スペース、コスト、複雑さを大幅に削減できます。電流シンセサイザセクションで説明したように、1 つの抵抗により、シンセサイザのダウンスロープをプログラムします。

CT を選定する際には、いくつかのトレードオフを考慮する必要があります。さまざまな内部要因および外部要因が、CT のサイズ、コスト、性能、そして歪みへの寄与に影響を及ぼします。

これらの要因には、以下が含まれますが、これらに限定されるものではありません：

• 巻線比 (N_CT)
• 励磁インダクタンス (L_M)
• 漏れインダクタンス (L_LK)
• ボルト-マイクロ秒積 (Vμs)
• 分布容量 (C_d)
• 直列抵抗 (R_SER)
• 外付けダイオード降下 (V_D)
• 外部電流センス抵抗 (R_S)
• 外部リセット ネットワーク

従来は、巻数比と電流検出抵抗が最初に選定されていました。他の要因を考慮に入れると、選定を調整するためにいくつかの反復が必要になる場合があります。

一般に、50 ≤ N_CT ≤ 200 を選択するのが妥当な範囲です。N_CT が低すぎると、R_S に電力損失が大きくなり、L_M が不十分になる可能性があります。高すぎると、L_LK と C_d が過剰になる可能性があります。(一次巻線は 1 ターンと仮定します。)

図 7-2 電流検出トランスの等価回路

入力電流の歪みに寄与する主な要因は、CT 出力信号 (I_RS) への磁化電流の影響です。巻線比が高いと、与えられたコア サイズで L_M が大きくなります。L_Mは、生成される磁化電流 (I_M) が全変換電流のごく一部になるよう、十分に高くする必要があります。これは、電流範囲全体にわたって維持するのは不可能な基準になります。入力電流がゼロに向かって減少すると、I_M が I _RS の一部より大きくなるのは避けられないからです。I_Mの効果は、信号電流の一部を R_S から奪い、CSx 電圧を下げて、検出されている実際の電流を効果的に判断することです。低電流時には、この過小評価が大きな影響を及ぼす可能性があり、CAOx は CSx 入力を IMO リファレンス電圧に一致させようとして、電流ループのデューティ サイクルを増加させます。この不要な補正により、CT の過小評価が顕著な領域、例えば AC ラインのゼロ クロス付近では、入力波形上の電流が過大に表示される結果となります。高ラインかつ軽負荷の条件下では、波形全体にある程度の影響を及ぼす可能性があります。

電流検出抵抗 R_S は、N_CT と組み合わせて選定され、最大負荷時に反射されたインダクタリップル電流の中心において、CSx の検出電圧が約 3V となるように設定されます。目的は、CAOx 電流誤差アンプのコモンモード入力範囲 V_CMCAO 内で平均信号を最大化しつつ、リップル電流のピークが V_CMCAO 内に収まる余地を残すことです。この設計条件は、リニア乗算器および量子化電圧フィードフォワードで決定される最小の最大入力電力制限にする必要があります。インダクタのリップル電流が大きすぎて V_CSx が V_CMCAO を超える場合、ピーク V_CSx を低減するために R_S または N_CT、あるいはその両方を調整する必要があります。その結果、平均検出電圧の中心が 3V 未満に低下する可能性があります。この状況自体に問題はありません。ただし、信号は全負荷から無負荷の間でより圧縮され、軽負荷時には歪みが大きくなる可能性があることに注意してください。

電圧と時間積のバランスの問題は重要であり、特に PFC ステージでデューティ サイクルが大きく変動する場合には重要です。理想的には、CT は各スイッチング周期ごとに 1 回リセットされます。つまり、オフ時間の Vµs 積がオン時間の Vµs 積に等しくなります。オン時間の Vµs は、直列要素 R_SER、L_LK、D、R_S によって L_M に印加される電圧の時間積分です。オフ時間の Vµs は、オフ時間中にリセット ネットワークに印加される電圧の時間積分です。パッシブ リセットでは、Vµs(off) が Vµs(on) を超えることはまずありません。オンまたはオフの Vµs 積に持続的なアンバランスが生じると、コアの飽和を引き起こし、電流検出信号が完全に失われます。V_CSx が失われると、V_CAOxはすばやく最大値まで上昇し、任意のライン条件で最大デューティ サイクルをプログラミングできます。その結果、ブーストインダクタ電流は制御されずに増加し続け、システムのヒューズが動作するか、あるいはいずれかの部品が故障して入力電流が遮断されるまで続きます。

CT が十分な Vµs の設計マージンを持つことは極めて重要です。これは、ピーク電流制限時など、最大入力電流において最大デューティ サイクル期間が連続して発生する可能性のあるさまざまな特別な状況に対応するためです。

最大 Vus(on) は、次の式で推定できます：

ここで、

• 最悪の過渡条件を考慮するために、すべての要因が最大化されます
• 周波数ディザリングが有効な場合、t_ON(max) は最も低いディザ周波数で発生します

設計マージンを確保するために、おおよそ 5 × V·µs(on)max 以上の CT 定格が推奨されます。V _RSの寄与は、ライン電流によって直接変化します。しかし、V_D は電流がほぼゼロのときでも大きな電圧を持つ場合があるため、デューティ サイクルが最大となるゼロクロス付近では、相当量の V·µs(on) が蓄積される可能性があります。V_RSERは最も影響が小さく、R_SER が R_S より小さい場合は無視できることがよくあります。V_LKは検出電流の di/dt によって生じ、外部からは観測できません。しかし、その影響は無視できないほど大きく、電流信号のサブマイクロ秒の立ち上がり時間に加え、インダクタ電流のスロープを考慮すると顕著になります。幸いなことに、オン時間中に L_M に蓄積された Vµs の大部分は、デューティサイクル終端のフォール時間に除去され、その結果、オフ時間にリセットされる正味の V·µs(on) はより小さくなります。それでも CT は、最低限、スイッチング周期内でターンオフの瞬間までに蓄積される内部の最大 V·µs(on) を保持できる必要があります。

CT をリセットするために、i_M をバイアス電流として用い、抵抗またはツェナーダイオードで Vµs(off) を生成することができます。

図 7-3 ネットワークのリセットの可能性

さまざまな CT 回路設計に対応し、CT の飽和による破壊的な結果を防ぐために、UCC28070-Q1 の最大デューティサイクルは、得られる最小オフ時間が必要な最悪条件でのリセットを達成できるように設定する必要があります。(R_DMX のサイズ設定の詳細については、「PWM 周波数のプログラムおよび最大デューティ サイクル クランプ」を参照してください。)CT 内の C_d が過大であると、CT の自己共振周波数の 1/4 周期が経過するまで最大リセット電圧に達しないため、効果的なリセットを妨げる可能性があることに注意してください。巻数比が大きいほど C_d [6] も大きくなるため、N_CT と D_MAX の間でトレードオフを行う必要があります。

選択した巻線比は L_M および L_LK にも影響し、これらは巻線の 2 乗に比例して変化します。L_M が大きいことは良いですが、L_LK が大きいことは望ましくありません。オン時間中に L_M に印加される電圧が一定であると仮定すると (実際には一定ではありませんが、簡略化のためほぼ一定とみなせます)、励磁電流は増加するランプ波形となります。

この立ち上がりランプ電流は i_RS から差し引かれ、その結果、先に述べたように、特にゼロクロス付近や軽負荷時に V_CSx に大きな影響を及ぼします。V_CSxのピークが小さいと、電流シンセサイザは低い電圧で下り勾配を開始し、CAOx までの平均信号をさらに減少させ、これらの条件での歪みはさらに増加します。ごく軽負荷時に入力電流の歪みを低減する必要がある場合、その目的を達成するために特別な低減手法を開発する必要があるかもしれません。