JAJSGI4C November   2018  – March 2025 ADC12DJ3200QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：DC の仕様
    6. 5.6  電気的特性：消費電力
    7. 5.7  電気的特性：AC 仕様 (デュアル チャネル モード)
    8. 5.8  電気的特性：AC 仕様 (シングル チャネル モード)
    9. 5.9  タイミング要件
    10. 5.10 スイッチング特性
    11. 5.11 タイミング図
    12. 5.12 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 アナログ入力
        1. 6.3.1.1 アナログ入力保護
        2. 6.3.1.2 フルスケール電圧 (VFS) の調整
        3. 6.3.1.3 アナログ入力オフセットの調整
      2. 6.3.2 ADC コア
        1. 6.3.2.1 ADC の動作原理
        2. 6.3.2.2 ADC コアのキャリブレーション
        3. 6.3.2.3 ADC のオーバーレンジ検出
        4. 6.3.2.4 コード エラー レート (CER)
      3. 6.3.3 タイムスタンプ
      4. 6.3.4 クロック供給
        1. 6.3.4.1 ノイズなしのアパーチャ遅延調整 (tAD 調整)
        2. 6.3.4.2 アパーチャ遅延ランプ制御 (TAD_RAMP)
        3. 6.3.4.3 SYSREF キャプチャによるマルチ デバイス同期および決定論的レイテンシ
          1. 6.3.4.3.1 SYSREF 位置検出器およびサンプリング位置選択 (SYSREF ウィンドウ処理)
          2. 6.3.4.3.2 SYSREF 自動較正
      5. 6.3.5 デジタル ダウン コンバータ (デュアル チャネル モードのみ)
        1. 6.3.5.1 数値制御オシレータと複素ミキサ
          1. 6.3.5.1.1 NCO 高速周波数ホッピング (FFH)
          2. 6.3.5.1.2 NCO の選択
          3. 6.3.5.1.3 基本 NCO 周波数設定モード
          4. 6.3.5.1.4 有理 NCO 周波数設定モード
          5. 6.3.5.1.5 NCO 位相オフセット設定
          6. 6.3.5.1.6 NCO 位相同期
        2. 6.3.5.2 デシメーション フィルタ
        3. 6.3.5.3 出力データ フォーマット
        4. 6.3.5.4 デシメーション設定
          1. 6.3.5.4.1 デシメーション係数
          2. 6.3.5.4.2 DDC ゲイン ブースト
      6. 6.3.6 JESD204B インターフェイス
        1. 6.3.6.1 トランスポート層
        2. 6.3.6.2 スクランブル機能
        3. 6.3.6.3 リンク層
          1. 6.3.6.3.1 コード グループ同期 (CGS)
          2. 6.3.6.3.2 初期レーン整列シーケンス (ILAS)
          3. 6.3.6.3.3 8b/10b エンコーディング
          4. 6.3.6.3.4 フレームおよびマルチフレーム監視
        4. 6.3.6.4 物理層
          1. 6.3.6.4.1 SerDes プリエンファシス
        5. 6.3.6.5 JESD204B 対応
        6. 6.3.6.6 複数デバイスの同期と決定論的レイテンシ
        7. 6.3.6.7 Subclass 0 システムでの動作
      7. 6.3.7 アラームの監視
        1. 6.3.7.1 NCO エラー検出
        2. 6.3.7.2 クロック エラー検出
      8. 6.3.8 温度監視ダイオード
      9. 6.3.9 アナログ基準電圧
    4. 6.4 デバイスの機能モード
      1. 6.4.1 デュアル チャネル モード
      2. 6.4.2 シングル チャネル モード (DES モード)
      3. 6.4.3 JESD204B モード
        1. 6.4.3.1 JESD204B 出力データ フォーマット
        2. 6.4.3.2 デュアル DDC および冗長データ モード
      4. 6.4.4 パワーダウン モード
      5. 6.4.5 テスト モード
        1. 6.4.5.1 シリアライザのテスト モードの詳細
        2. 6.4.5.2 PRBS テスト モード
        3. 6.4.5.3 ランプ テスト モード
        4. 6.4.5.4 ショートおよびロング トランスポート テスト モード
          1. 6.4.5.4.1 ショート トランスポート テスト パターン
          2. 6.4.5.4.2 ロング トランスポート テスト パターン
        5. 6.4.5.5 D21.5 テスト モード
        6. 6.4.5.6 K28.5 テスト モード
        7. 6.4.5.7 反復 ILA テスト モード
        8. 6.4.5.8 修正 RPAT テスト モード
      6. 6.4.6 キャリブレーション モードとトリミング
        1. 6.4.6.1 フォアグラウンド キャリブレーション モード
        2. 6.4.6.2 バックグラウンド キャリブレーション モード
        3. 6.4.6.3 低消費電力バックグラウンド キャリブレーション (LPBG) モード
      7. 6.4.7 オフセット キャリブレーション
      8. 6.4.8 トリミング
      9. 6.4.9 オフセット フィルタリング
    5. 6.5 プログラミング
      1. 6.5.1 シリアル インターフェイスの使い方
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 ストリーミング モード
    6. 6.6 レジスタマップ
      1. 6.6.1 レジスタの説明
      2. 6.6.2 SYSREF 較正レジスタ (0x2B0 ～ 0x2BF)
      3. 6.6.3 アラーム レジスタ (0x2C0 ～ 0x2C2)
  8. 7 アプリケーション情報に関する免責事項
    1. 7.1 アプリケーション情報
      1. 7.1.1 アナログ入力
      2. 7.1.2 アナログ入力帯域幅
      3. 7.1.3 クロック供給
      4. 7.1.4 放射線環境に関する推奨事項
        1. 7.1.4.1 シングル イベント ラッチアップ (SEL)
        2. 7.1.4.2 シングル イベント機能割り込み (SEFI)
        3. 7.1.4.3 シングル イベント アップセット (SEU)
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1 RF 入力信号路
        2. 7.2.2.2 AC カップリング コンデンサの値の計算
      3. 7.2.3 アプリケーション曲線
    3. 7.3 初期化セットアップ
    4.     電源に関する推奨事項
      1. 7.4.1 電源シーケンス
    5. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
      1. 8.1.1 開発サポート
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 サード・パーティ製品に関する免責事項
    4. 8.4 ドキュメントの更新通知を受け取る方法
    5. 8.5 サポート・リソース
    6. 8.6 商標
    7. 8.7 静電気放電に関する注意事項
    8. 8.8 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

6.3.5.2 デシメーション フィルタ

デシメーション フィルタは、全体で 2、4、8、または 16 のプログラマブルなデシメーションを実現するように構成されています。すべてのフィルタ出力の分解能は 15 ビットです。2 倍デシメーション フィルタは実数出力、4 倍デシメーション、8 倍デシメーション、16 倍デシメーション フィルタは複素数出力を備えています。表 6-10 に、各デシメーション モードの実効出力サンプル レート、使用可能な信号帯域幅、出力形式、ストップバンド減衰を示します。I/Q データと複素数信号伝達の性質上、複素数出力モードで使用できる帯域幅は、等価実数デシメーション モードの 2 倍です。この帯域幅の拡大により、2 倍デシメーション (実数)、または 4 倍デシメーション (複素数) モードでは、有効な出力帯域幅はほぼ同じになります。

表 6-10 出力サンプル レートと信号帯域幅
デシメーション設定ƒ(DEVCLK)OUTPUT FORMAT
出力レート (MSPS)エイリアス保護された最大信号帯域幅 (MHz)ストップ バンド減衰パス バンド リップル
デシメーションなしƒ(DEVCLK)ƒ(DEVCLK) / 2—< ±0.001dB実数信号、12 ビット データ
2 倍のデシメーションƒ(DEVCLK) / 20.4 × ƒ(DEVCLK) / 2> 89dB< ±0.001dB実数信号、15 ビット データ
4 倍デシメーション
(D4_AP87 = 0)		ƒ(DEVCLK) / 40.8 × ƒ(DEVCLK) / 4> 90dB< ±0.001dB複素数信号、15 ビット データ
4 倍デシメーション
(D4_AP87 = 1)		ƒ(DEVCLK) / 40.875 × ƒ(DEVCLK) / 4> 66dB< ±0.005dB複素数信号、15 ビット データ
8 倍のデシメーションƒ(DEVCLK) / 80.8 × ƒ(DEVCLK) / 8> 90dB< ±0.001dB複素数信号、15 ビット データ
16 倍のデシメーションƒ(DEVCLK) / 160.8 × ƒ(DEVCLK) / 16> 90dB< ±0.001dB複素数信号、15 ビット データ

図 6-7 から 図 6-18 は、コンポジット デシメーション フィルタ応答を提供します。パス バンド セクション (黒のパターン) は、応答のエイリアス保護領域を示します。遷移帯域 (赤のパターン) は、応答の遷移領域、またはエイリアスが遷移領域にある領域を示します。これはエイリアス保護されていないため、必要な信号がこの帯域内に存在してはなりません。エイリアシング バンド (青のパターン) は、デシメーション後にパス バンドへ折り返される周波数帯域に対して適用される減衰を示し、望ましくない信号がパス バンド内に現れないよう十分に低く抑えられています。アナログ入力フィルタを使用して、エイリアシング バンドをさらに減衰させるか、高調波、インターリーブ スプリアス、またはその他の望ましくないスプリアス信号が、デシメーション フィルタ前に目的の信号帯域に折り返されることを防止します。

ADC12DJ3200QML-SP 2 倍デシメーション時の複合応答 (D2_HIGH_PASS = 0)
図 6-7 2 倍デシメーション時の複合応答 (D2_HIGH_PASS = 0)
ADC12DJ3200QML-SP 2 倍デシメーション時の複合応答 (D2_HIGH_PASS = 1)
図 6-9 2 倍デシメーション時の複合応答 (D2_HIGH_PASS = 1)
ADC12DJ3200QML-SP 4 倍デシメーション時の複合応答 (D4_AP87 = 0)
図 6-11 4 倍デシメーション時の複合応答 (D4_AP87 = 0)
ADC12DJ3200QML-SP 4 倍デシメーション時の複合応答 (D4_AP87 = 1)
図 6-13 4 倍デシメーション時の複合応答 (D4_AP87 = 1)
ADC12DJ3200QML-SP 8 倍デシメーション時の複合応答
図 6-15 8 倍デシメーション時の複合応答
ADC12DJ3200QML-SP 16 倍デシメーション時の複合応答
図 6-17 16 倍デシメーション時の複合応答
ADC12DJ3200QML-SP 2 倍デシメーション時の複合拡大パス バンド応答 (D2_HIGH_PASS = 0)
図 6-8 2 倍デシメーション時の複合拡大パス バンド応答 (D2_HIGH_PASS = 0)
ADC12DJ3200QML-SP 2 倍デシメーション時の複合拡大パス バンド応答 (D2_HIGH_PASS = 1)
図 6-10 2 倍デシメーション時の複合拡大パス バンド応答 (D2_HIGH_PASS = 1)
ADC12DJ3200QML-SP 4 倍デシメーション時の複合拡大パス バンド応答 (D4_AP87 = 0)
図 6-12 4 倍デシメーション時の複合拡大パス バンド応答 (D4_AP87 = 0)
ADC12DJ3200QML-SP 4 倍デシメーション時の複合拡大パス バンド応答 (D4_AP87 = 1)
図 6-14 4 倍デシメーション時の複合拡大パス バンド応答 (D4_AP87 = 1)
ADC12DJ3200QML-SP 8 倍デシメーション時の複合拡大パス バンド応答
図 6-16 8 倍デシメーション時の複合拡大パス バンド応答
ADC12DJ3200QML-SP 16 倍デシメーション時の複合拡大パス バンド応答
図 6-18 16 倍デシメーション時の複合拡大パス バンド応答

効率を最大化するため、各デシメーション設定に使用される特定のブロックを使用して、高速フィルタ ブロックのグループを実装し、図 6-7 から 図 6-18 に示す複合応答を実現します。表 6-11 に各デシメーション設定に使用されるフィルタ ブロックの組み合わせを示し、表 6-12 に各フィルタ ブロックの係数の詳細とデシメーション係数を示します。係数は対称型で、センター タップが太字で示されます。

表 6-11 デシメーション モード フィルタの使用
デシメーション設定使用されるフィルタ ブロック
2CS80
4 (D4_AP87 = 0)CS45、CS80
4 (D4_AP87 = 1)CS45、CS87
8CS20、CS40、CS80
16CS10、CS20、CS40、CS80
表 6-12 フィルタ係数の詳細
フィルタ係数の設定 (フィルタのデシメーション係数)
CS10 (2)CS20 (2)CS40 (2)CS45 (2)CS80 (2)CS87 (2)
-65-65109109-327-3275656-37-37-15-15
000000000000
577577-837-83722312231-401-4011181182323
10240000000000
48244824-8881-888115961596-291-291-40-40
819200000000
3974239742-4979-49796126126464
65536000000
2011320113-1159-1159-97-97
327680000
20312031142142
0000
-3356-3356-201-201
0000
53085308279279
0000
-8140-8140-380-380
0000
1228412284513513
0000
-18628-18628-690-690
0000
2945529455939939
0000
-53191-53191-1313-1313
0000
16605916605919561956
26214400
-3398-3398
00
1040410404
16384