JAJSGI4C November   2018  – March 2025 ADC12DJ3200QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：DC の仕様
    6. 5.6  電気的特性：消費電力
    7. 5.7  電気的特性：AC 仕様 (デュアル チャネル モード)
    8. 5.8  電気的特性：AC 仕様 (シングル チャネル モード)
    9. 5.9  タイミング要件
    10. 5.10 スイッチング特性
    11. 5.11 タイミング図
    12. 5.12 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 アナログ入力
        1. 6.3.1.1 アナログ入力保護
        2. 6.3.1.2 フルスケール電圧 (VFS) の調整
        3. 6.3.1.3 アナログ入力オフセットの調整
      2. 6.3.2 ADC コア
        1. 6.3.2.1 ADC の動作原理
        2. 6.3.2.2 ADC コアのキャリブレーション
        3. 6.3.2.3 ADC のオーバーレンジ検出
        4. 6.3.2.4 コード エラー レート (CER)
      3. 6.3.3 タイムスタンプ
      4. 6.3.4 クロック供給
        1. 6.3.4.1 ノイズなしのアパーチャ遅延調整 (tAD 調整)
        2. 6.3.4.2 アパーチャ遅延ランプ制御 (TAD_RAMP)
        3. 6.3.4.3 SYSREF キャプチャによるマルチ デバイス同期および決定論的レイテンシ
          1. 6.3.4.3.1 SYSREF 位置検出器およびサンプリング位置選択 (SYSREF ウィンドウ処理)
          2. 6.3.4.3.2 SYSREF 自動較正
      5. 6.3.5 デジタル ダウン コンバータ (デュアル チャネル モードのみ)
        1. 6.3.5.1 数値制御オシレータと複素ミキサ
          1. 6.3.5.1.1 NCO 高速周波数ホッピング (FFH)
          2. 6.3.5.1.2 NCO の選択
          3. 6.3.5.1.3 基本 NCO 周波数設定モード
          4. 6.3.5.1.4 有理 NCO 周波数設定モード
          5. 6.3.5.1.5 NCO 位相オフセット設定
          6. 6.3.5.1.6 NCO 位相同期
        2. 6.3.5.2 デシメーション フィルタ
        3. 6.3.5.3 出力データ フォーマット
        4. 6.3.5.4 デシメーション設定
          1. 6.3.5.4.1 デシメーション係数
          2. 6.3.5.4.2 DDC ゲイン ブースト
      6. 6.3.6 JESD204B インターフェイス
        1. 6.3.6.1 トランスポート層
        2. 6.3.6.2 スクランブル機能
        3. 6.3.6.3 リンク層
          1. 6.3.6.3.1 コード グループ同期 (CGS)
          2. 6.3.6.3.2 初期レーン整列シーケンス (ILAS)
          3. 6.3.6.3.3 8b/10b エンコーディング
          4. 6.3.6.3.4 フレームおよびマルチフレーム監視
        4. 6.3.6.4 物理層
          1. 6.3.6.4.1 SerDes プリエンファシス
        5. 6.3.6.5 JESD204B 対応
        6. 6.3.6.6 複数デバイスの同期と決定論的レイテンシ
        7. 6.3.6.7 Subclass 0 システムでの動作
      7. 6.3.7 アラームの監視
        1. 6.3.7.1 NCO エラー検出
        2. 6.3.7.2 クロック エラー検出
      8. 6.3.8 温度監視ダイオード
      9. 6.3.9 アナログ基準電圧
    4. 6.4 デバイスの機能モード
      1. 6.4.1 デュアル チャネル モード
      2. 6.4.2 シングル チャネル モード (DES モード)
      3. 6.4.3 JESD204B モード
        1. 6.4.3.1 JESD204B 出力データ フォーマット
        2. 6.4.3.2 デュアル DDC および冗長データ モード
      4. 6.4.4 パワーダウン モード
      5. 6.4.5 テスト モード
        1. 6.4.5.1 シリアライザのテスト モードの詳細
        2. 6.4.5.2 PRBS テスト モード
        3. 6.4.5.3 ランプ テスト モード
        4. 6.4.5.4 ショートおよびロング トランスポート テスト モード
          1. 6.4.5.4.1 ショート トランスポート テスト パターン
          2. 6.4.5.4.2 ロング トランスポート テスト パターン
        5. 6.4.5.5 D21.5 テスト モード
        6. 6.4.5.6 K28.5 テスト モード
        7. 6.4.5.7 反復 ILA テスト モード
        8. 6.4.5.8 修正 RPAT テスト モード
      6. 6.4.6 キャリブレーション モードとトリミング
        1. 6.4.6.1 フォアグラウンド キャリブレーション モード
        2. 6.4.6.2 バックグラウンド キャリブレーション モード
        3. 6.4.6.3 低消費電力バックグラウンド キャリブレーション (LPBG) モード
      7. 6.4.7 オフセット キャリブレーション
      8. 6.4.8 トリミング
      9. 6.4.9 オフセット フィルタリング
    5. 6.5 プログラミング
      1. 6.5.1 シリアル インターフェイスの使い方
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 ストリーミング モード
    6. 6.6 レジスタマップ
      1. 6.6.1 レジスタの説明
      2. 6.6.2 SYSREF 較正レジスタ (0x2B0 ～ 0x2BF)
      3. 6.6.3 アラーム レジスタ (0x2C0 ～ 0x2C2)
  8. 7 アプリケーション情報に関する免責事項
    1. 7.1 アプリケーション情報
      1. 7.1.1 アナログ入力
      2. 7.1.2 アナログ入力帯域幅
      3. 7.1.3 クロック供給
      4. 7.1.4 放射線環境に関する推奨事項
        1. 7.1.4.1 シングル イベント ラッチアップ (SEL)
        2. 7.1.4.2 シングル イベント機能割り込み (SEFI)
        3. 7.1.4.3 シングル イベント アップセット (SEU)
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1 RF 入力信号路
        2. 7.2.2.2 AC カップリング コンデンサの値の計算
      3. 7.2.3 アプリケーション曲線
    3. 7.3 初期化セットアップ
    4.     電源に関する推奨事項
      1. 7.4.1 電源シーケンス
    5. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
      1. 8.1.1 開発サポート
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 サード・パーティ製品に関する免責事項
    4. 8.4 ドキュメントの更新通知を受け取る方法
    5. 8.5 サポート・リソース
    6. 8.6 商標
    7. 8.7 静電気放電に関する注意事項
    8. 8.8 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

6.3.2.3 ADC のオーバーレンジ検出

システムのゲイン管理が可能な限り迅速に応答できるように、低レイテンシで構成可能なオーバーレンジ機能が搭載されています。オーバーレンジ機能は、ADC で変換された 12 ビット サンプルを監視して、ADC が飽和状態に近いか、すでにオーバーレンジ状態にあるかを迅速に検出することで機能します。ADC データの上位 8 ビットの絶対値は、2 つのプログラマブルなスレッショルド OVR_T0 および OVR_T1 と比較してチェックされます。これらのスレッショルドは、デュアル チャネル モードのチャネル A とチャネル B の両方に適用されます。ADC サンプルを絶対値に変換してスレッショルドを比較する方法を、表 6-1 に示します。

表 6-1 オーバーレンジ比較用の ADC サンプルの変換
ADCサンプル
（オフセットバイナリ）		ADCサンプル
（2の補数）		絶対値比較のため上位8ビットを使用します
1111 1111 1111 (4095)0111 1111 1111 (+2047)111 1111 1111 (2047)1111 1111 (255)
1111 1111 0000 (4080)0111 1111 0000 (+2032)111 1111 0000 (2032)1111 1110 (254)
1000 0000 0000 (2048)0000 0000 0000 (0)000 0000 0000 (0)0000 0000 (0)
0000 0001 0000 (16)1000 0001 0000 (–2032)111 1111 0000 (2032)1111 1110 (254)
0000 0000 0000 (0)1000 0000 0000 (–2048)111 1111 1111 (2047)1111 1111 (255)

監視期間中に絶対値の上位 8 ビットが OVR_T0 または OVR_T1 のスレッショルド以上になると、スレッショルドに対応するオーバーレンジ ビットは 1 に設定され、それ以外の場合、オーバーレンジ ビットは 0 になります。デュアル チャネル モードでは、オーバーレンジ ステータスはチャネル A の ORA0 および ORA1 ピン、チャネル B の ORB0 および ORB1 ピンで監視できます。ここで、ORx0 は OVR_T0 スレッショルド、ORx1 は OVR_T1 スレッショルドに対応します。シングル チャネル モードでは、OVR_T0 スレッショルドのオーバーレンジ ステータスは ORA0 と ORB0 の両方の出力を監視することによって決定され、OVR_T1 スレッショルドは ORA1 と ORB1 の両方の出力を監視することによって決定されます。シングル チャネル モードでは、オーバーレンジ状態が発生したかどうかを判定するために、各スレッショルドの 2 つの出力を互いに OR 接続する必要があります。OVR_N は、最後のオーバーレンジ イベントからの出力パルス幅を設定するために使用できます。表 6-2 に、各種 OVR_N 設定のオーバーレンジ パルス長を示します (オーバーレンジ構成レジスタ を参照)。デシメーション モード (表 6-18 で CS = 1 のとき、JMODE のみ) では、オーバーレンジ ステータスも出力データ サンプルに組み込まれます。複素数のデシメーション モードでは、OVR_T0 スレッショルド ステータスは LSB として、すべての複合 I サンプルの上位 15 ビットとともに組み込まれ、OVR_T1 スレッショルド ステータスは LSB として、すべての複合 Q サンプルの上位 15 ビットとともに組み込まれます。実数のデシメーション モードの場合、OVR_T0 スレッショルド ステータスは偶数番号のサンプルすべての LSB として組み込まれ、OVR_T1 スレッショルド ステータスは奇数番号のサンプルすべての LSB として組み込まれます。表 6-3 に、出力、関連データ サンプル、スレッショルド設定、監視期間の式を示します。OVR_N で設定された監視期間内に関連するチャネルが対応するオーバーレンジ スレッショルドを超えると、組込みオーバーレンジ ビットが High になります。監視期間を計算するには、表 6-3 を使用します。

表 6-2 ORA0、ORA1、ORB0、ORB1 出力のオーバーレンジ監視期間
OVR_N最後のオーバーレンジ イベントからのオーバーレンジ パルス長 (DEVCLK サイクル)
08
116
232
364
4128
5256
6512
71024
表 6-3 デュアル チャネル デシメーション モードの組込みオーバーレンジ インジケータのスレッショルドおよび監視期間
オーバーレンジ インジケータ関連スレッショルドデシメーション タイプオーバーレンジ ステータスの埋込み先監視期間
(ADC サンプル)
ORA0OVR_T0実数のデシメーション (JMODE 9)チャネル A の偶数番号のサンプル2OVR_N+1(1)
複素数のダウンコンバージョン (JMODE 10 ～ 16、JMODE 12 を除く)チャネル A の同相 (I) サンプル2OVR_N(1)
ORA1OVR_T1実数のデシメーション (JMODE 9)チャネル A の奇数番号のサンプル2OVR_N+1(1)
複素数のダウンコンバージョン (JMODE 10 ～ 16、JMODE 12 を除く)チャネル A の直交 (Q) サンプル2OVR_N(1)
ORB0OVR_T0実数のデシメーション (JMODE 9)チャネル B の偶数番号のサンプル2OVR_N+1(1)
複素数のダウンコンバージョン (JMODE 10 ～ 16、JMODE 12 を除く)チャネル B の同相 (I) サンプル2OVR_N(1)
ORB1OVR_T1実数のデシメーション (JMODE 9)チャネル B の奇数番号のサンプル2OVR_N+1(1)
複素数のダウンコンバージョン (JMODE 10 ～ 16、JMODE 12 を除く)チャネル B の直交 (Q) サンプル2OVR_N(1)
(1) OVR_N は監視周期レジスタ設定です。

通常、OVR_T0 スレッショルドはフルスケール値 (たとえば 228) の近くに設定されます。スレッショルドがトリガされると、一般的なシステムはシステム ゲインを停止して、クリッピングを防止できます。OVR_T1 スレッショルドは、これよりかなり低く設定できます。たとえば、OVR_T1 スレッショルドは 64 (ピーク入力電圧 −12dBFS) に設定できます。入力信号が強い場合、OVR_T1 スレッショルドが時々トリップされます。入力がかなり弱い場合、スレッショルドはトリップされません。ダウンストリーム ロジック デバイスは OVR_T1 ビットを監視します。OVR_T1 が長時間 Low のまま維持された場合は、スレッショルドが時々トリップされる (信号のピーク レベルが −12dBFS を上回る) まで、システムのゲインを上げることができます。