JAJSGI4C November   2018  – March 2025 ADC12DJ3200QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：DC の仕様
    6. 5.6  電気的特性：消費電力
    7. 5.7  電気的特性：AC 仕様 (デュアル チャネル モード)
    8. 5.8  電気的特性：AC 仕様 (シングル チャネル モード)
    9. 5.9  タイミング要件
    10. 5.10 スイッチング特性
    11. 5.11 タイミング図
    12. 5.12 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 アナログ入力
        1. 6.3.1.1 アナログ入力保護
        2. 6.3.1.2 フルスケール電圧 (VFS) の調整
        3. 6.3.1.3 アナログ入力オフセットの調整
      2. 6.3.2 ADC コア
        1. 6.3.2.1 ADC の動作原理
        2. 6.3.2.2 ADC コアのキャリブレーション
        3. 6.3.2.3 ADC のオーバーレンジ検出
        4. 6.3.2.4 コード エラー レート (CER)
      3. 6.3.3 タイムスタンプ
      4. 6.3.4 クロック供給
        1. 6.3.4.1 ノイズなしのアパーチャ遅延調整 (tAD 調整)
        2. 6.3.4.2 アパーチャ遅延ランプ制御 (TAD_RAMP)
        3. 6.3.4.3 SYSREF キャプチャによるマルチ デバイス同期および決定論的レイテンシ
          1. 6.3.4.3.1 SYSREF 位置検出器およびサンプリング位置選択 (SYSREF ウィンドウ処理)
          2. 6.3.4.3.2 SYSREF 自動較正
      5. 6.3.5 デジタル ダウン コンバータ (デュアル チャネル モードのみ)
        1. 6.3.5.1 数値制御オシレータと複素ミキサ
          1. 6.3.5.1.1 NCO 高速周波数ホッピング (FFH)
          2. 6.3.5.1.2 NCO の選択
          3. 6.3.5.1.3 基本 NCO 周波数設定モード
          4. 6.3.5.1.4 有理 NCO 周波数設定モード
          5. 6.3.5.1.5 NCO 位相オフセット設定
          6. 6.3.5.1.6 NCO 位相同期
        2. 6.3.5.2 デシメーション フィルタ
        3. 6.3.5.3 出力データ フォーマット
        4. 6.3.5.4 デシメーション設定
          1. 6.3.5.4.1 デシメーション係数
          2. 6.3.5.4.2 DDC ゲイン ブースト
      6. 6.3.6 JESD204B インターフェイス
        1. 6.3.6.1 トランスポート層
        2. 6.3.6.2 スクランブル機能
        3. 6.3.6.3 リンク層
          1. 6.3.6.3.1 コード グループ同期 (CGS)
          2. 6.3.6.3.2 初期レーン整列シーケンス (ILAS)
          3. 6.3.6.3.3 8b/10b エンコーディング
          4. 6.3.6.3.4 フレームおよびマルチフレーム監視
        4. 6.3.6.4 物理層
          1. 6.3.6.4.1 SerDes プリエンファシス
        5. 6.3.6.5 JESD204B 対応
        6. 6.3.6.6 複数デバイスの同期と決定論的レイテンシ
        7. 6.3.6.7 Subclass 0 システムでの動作
      7. 6.3.7 アラームの監視
        1. 6.3.7.1 NCO エラー検出
        2. 6.3.7.2 クロック エラー検出
      8. 6.3.8 温度監視ダイオード
      9. 6.3.9 アナログ基準電圧
    4. 6.4 デバイスの機能モード
      1. 6.4.1 デュアル チャネル モード
      2. 6.4.2 シングル チャネル モード (DES モード)
      3. 6.4.3 JESD204B モード
        1. 6.4.3.1 JESD204B 出力データ フォーマット
        2. 6.4.3.2 デュアル DDC および冗長データ モード
      4. 6.4.4 パワーダウン モード
      5. 6.4.5 テスト モード
        1. 6.4.5.1 シリアライザのテスト モードの詳細
        2. 6.4.5.2 PRBS テスト モード
        3. 6.4.5.3 ランプ テスト モード
        4. 6.4.5.4 ショートおよびロング トランスポート テスト モード
          1. 6.4.5.4.1 ショート トランスポート テスト パターン
          2. 6.4.5.4.2 ロング トランスポート テスト パターン
        5. 6.4.5.5 D21.5 テスト モード
        6. 6.4.5.6 K28.5 テスト モード
        7. 6.4.5.7 反復 ILA テスト モード
        8. 6.4.5.8 修正 RPAT テスト モード
      6. 6.4.6 キャリブレーション モードとトリミング
        1. 6.4.6.1 フォアグラウンド キャリブレーション モード
        2. 6.4.6.2 バックグラウンド キャリブレーション モード
        3. 6.4.6.3 低消費電力バックグラウンド キャリブレーション (LPBG) モード
      7. 6.4.7 オフセット キャリブレーション
      8. 6.4.8 トリミング
      9. 6.4.9 オフセット フィルタリング
    5. 6.5 プログラミング
      1. 6.5.1 シリアル インターフェイスの使い方
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 ストリーミング モード
    6. 6.6 レジスタマップ
      1. 6.6.1 レジスタの説明
      2. 6.6.2 SYSREF 較正レジスタ (0x2B0 ～ 0x2BF)
      3. 6.6.3 アラーム レジスタ (0x2C0 ～ 0x2C2)
  8. 7 アプリケーション情報に関する免責事項
    1. 7.1 アプリケーション情報
      1. 7.1.1 アナログ入力
      2. 7.1.2 アナログ入力帯域幅
      3. 7.1.3 クロック供給
      4. 7.1.4 放射線環境に関する推奨事項
        1. 7.1.4.1 シングル イベント ラッチアップ (SEL)
        2. 7.1.4.2 シングル イベント機能割り込み (SEFI)
        3. 7.1.4.3 シングル イベント アップセット (SEU)
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1 RF 入力信号路
        2. 7.2.2.2 AC カップリング コンデンサの値の計算
      3. 7.2.3 アプリケーション曲線
    3. 7.3 初期化セットアップ
    4.     電源に関する推奨事項
      1. 7.4.1 電源シーケンス
    5. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
      1. 8.1.1 開発サポート
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 サード・パーティ製品に関する免責事項
    4. 8.4 ドキュメントの更新通知を受け取る方法
    5. 8.5 サポート・リソース
    6. 8.6 商標
    7. 8.7 静電気放電に関する注意事項
    8. 8.8 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

5.5 電気的特性：DC の仕様

代表値は、TA = 25°C、VA19 = 1.9V、VA11 = 1.1V、VD11 = 1.1V、デフォルトのフルスケール電圧 (FS_RANGE_A = FS_RANGE_B = 0xA000)、シングル チャネル モードで INA± に印加される入力信号、fIN = 347MHz、AIN = –1dBFS、fCLK = 最大定格クロック周波数、フィルタ処理された 1VPP 正弦波クロック、JMODE = 1、バックグラウンド キャリブレーションにおける値 (特に記述のない限り)。最小値および最大値は、「推奨動作条件」表に記載された公称電源電圧および動作温度範囲での値。
パラメータテスト条件サブグループ(1)最小値標準値最大値単位
DC 精度
分解能ミッシング コードなしの分解能12ビット
DNL微分非直線性理想的なステップ サイズからの正の最大変位0.4LSB
理想的なステップ サイズからの負の最大変位-0.3LSB
INL積分非直線性理想的な伝達関数からの正の最大変位3LSB
理想的な伝達関数からの負の最大変位-2LSB
アナログ入力 (INA+、INA-、INB+、INB–)
VOFFオフセット エラーCAL_OS = 0±2.0mV
CAL_OS = 1±0.5mV
VOFF_ADJ入力オフセット電圧の調整範囲利用可能なオフセット補正範囲 (CAL_CFG0 レジスタまたは OADJ_A_FG0_VINA レジスタの CAL_OS ビットを参照)±55mV
VOFF_DRIFTオフセットのドリフト公称温度のみでのフォアグラウンド キャリブレーション23μV/℃
各温度でのフォアグラウンド キャリブレーション0
VIN_FSRアナログ差動入力フルスケール レンジデフォルトのフルスケール電圧 (FS_RANGE_A = FS_RANGE_B = 0xA000)[1, 2, 3]750810850mVPP
最大フルスケール電圧 (FS_RANGE_A = FS_RANGE_B = 0xFFFF)1050
最小フルスケール電圧 (FS_RANGE_A = FS_RANGE_B = 0x2000)490
VIN_FSR_DRIFTアナログ差動入力フルスケール レンジ ドリフトデフォルトの FS_RANGE_A および FS_RANGE_B 設定、公称温度のみでのフォアグラウンド キャリブレーション、50Ω ソースで駆動される入力、RINドリフトの影響を含む-0.01%/°C
デフォルトの FS_RANGE_A および FS_RANGE_B 設定、各温度でのフォアグラウンド キャリブレーション、50Ω ソースで駆動される入力、RINドリフトの影響を含む-0.022
VIN_FSR_MATCHアナログ差動入力フルスケール レンジ マッチングINA± と INB± とのマッチング、デフォルト設定、デュアル チャネル モード1%
RINAGND へのシングル エンド入力抵抗各入力ピンは AGND に終端、TA = 25°C で測定[1]485052Ω
RIN_TEMPCO入力終端の線形温度係数14.7mΩ/°C
CINシングルエンド入力容量DC のシングル チャネル モード0.4pF
DC のデュアル チャネル モード0.4
温度ダイオードの特性 (TDIODE+、TDIODE–)
ΔVBE温度ダイオードの電圧スロープ100µA の強制順方向電流。オフセット電圧 (0°C で約 0.792V) はプロセスによって変化し、デバイスごとに測定する必要があります。デバイスに電源が供給されていない状態で、または PD ピンをアサートしてデバイスの自己発熱を最小限に抑え、オフセット測定を行います。十分な時間だけ PD ピンをアサートしてオフセット測定を行います。-1.6mV/℃
バンドギャップ電圧出力 (BG)
VBGリファレンス出力電圧IL ≤ 100µA1.1V
VBG_DRIFTリファレンス出力の温度ドリフトIL ≤ 100µA-102μV/℃
クロック入力 (CLK+、CLK–、SYSREF+、SYSREF–、TMSTP+、TMSTP–)
ZT内部終端DEVCLK_LVPECL_EN = 0、SYSREF_LVPECL_EN = 0、TMSTP_LVPECL_EN = 0 による差動終端100Ω
DEVCLK_LVPECL_EN = 0、SYSREF_LVPECL_EN = 0、TMSTP_LVPECL_EN = 0 での GND へのシングルエンド終端 (ピンごと)50
VCM入力同相電圧、自己バイアスAC 結合されている場合の CLK± の自己バイアス同相電圧 (DEVCLK_LVPECL_EN を 0 に設定する必要があります)0.3V
AC 結合されており (SYSREF_LVPECL_EN を 0 に設定する必要があります)、レシーバがイネーブル (SYSREF_RECV_EN = 1) の場合における SYSREF± の自己バイアス同相電圧0.3
AC結合されている場合（SYSREF_LVPECL_ENを0に設定する必要があります）、レシーバがディセーブル（SYSREF_RECV_EN = 0）のとき）、SYSREF±の自己バイアス同相電圧VA11
CL_DIFF差動入力容量正と負の差動入力ピン間に接続されています0.1pF
CL_SEシングルエンド入力容量各入力からグランドへ0.5pF
SerDes 出力 (DA[7:0]+, DA[7:0]–, DB[7:0]+, DB[7:0]–)
VOD差動出力電圧、ピーク ツー ピーク100-Ω の負荷[1, 2, 3]550600650mVPP-DIFF
VCM出力同相電圧AC 結合VD11 / 2V
ZDIFF差動出力インピーダンス100Ω
CMOS インターフェイス (SCLK、SDI、SDO、SCS、PD、NCOA0、NCOA1、NCOB0、NCOB1、CALSTAT、CALTRIG、ORA0、ORA1、ORB0、ORB1、SYNCSE)
IIHHigh レベル入力電流[1, 2, 3]40µA
IILLow レベル入力電流[1, 2, 3]-40µA
CI入力容量2pF
VOH高レベル出力電圧ILOAD = -400µA[1, 2, 3]1.65V
VOLLow レベル出力電圧ILOAD = 400µA[1, 2, 3]150mV
(1) サブグループの定義については、表 5-1 を参照してください。