JAJSUD6A April   2024  – May 2025 TPS23881B

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
    1. 5.1 ピンの詳細説明
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 代表的特性
  8. 7 パラメータ測定情報
    1. 7.1 タイミング図
  9. 8 詳細説明
    1. 8.1 概要
      1. 8.1.1 動作モード
        1. 8.1.1.1 車載
        2. 8.1.1.2 自律
        3. 8.1.1.3 半自動
        4. 8.1.1.4 手動および診断
        5. 8.1.1.5 電源オフ
      2. 8.1.2 PoE 適合性の用語
      3. 8.1.3 チャネルとポートの関係の用語
      4. 8.1.4 要求されたクラスと割り当てられたクラス
      5. 8.1.5 電源の割り当てと電源の降格
      6. 8.1.6 プログラマブル SRAM
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 ポートの再割り当て
      2. 8.3.2 ポート電力の優先度
      3. 8.3.3 A/D コンバータ (ADC)
      4. 8.3.4 I2C ウォッチドッグ
      5. 8.3.5 電流フォールドバック保護
    4. 8.4 デバイスの機能モード
      1. 8.4.1 検出
      2. 8.4.2 接続チェック
      3. 8.4.3 分類
      4. 8.4.4 DC 接続解除
    5. 8.5 I2C プログラミング
      1. 8.5.1 I2C シリアル インターフェイス
    6. 8.6 レジスタ マップ
      1. 8.6.1 レジスタ セット全体
      2. 8.6.2 レジスタの詳細説明
        1. 8.6.2.1  割り込みレジスタ
        2. 8.6.2.2  割り込みマスク レジスタ
        3. 8.6.2.3  電源イベント レジスタ
        4. 8.6.2.4  検出イベント レジスタ
        5. 8.6.2.5  フォルト イベント レジスタ
        6. 8.6.2.6  開始 / ILIM イベント レジスタ
        7. 8.6.2.7  電源およびフォルト イベント レジスタ
          1. 8.6.2.7.1 検出された SRAM フォルトと「セーフ モード」
        8. 8.6.2.8  チャネル 1 検出レジスタ
        9. 8.6.2.9  チャネル 2 検出レジスタ
        10. 8.6.2.10 チャネル 3 検出レジスタ
        11. 8.6.2.11 チャネル 4 検出レジスタ
        12. 8.6.2.12 電源ステータス レジスタ
        13. 8.6.2.13 ピン ステータス レジスタ
          1. 8.6.2.13.1 自律モード
        14. 8.6.2.14 動作モード レジスタ
        15. 8.6.2.15 接続解除イネーブル レジスタ
        16. 8.6.2.16 検出 / クラス イネーブル レジスタ
        17. 8.6.2.17 電力優先度 / 2 ペア PCUT ディセーブル レジスタ名
        18. 8.6.2.18 タイミング構成レジスタ
        19. 8.6.2.19 汎用マスク レジスタ
        20. 8.6.2.20 検出 / クラス再起動レジスタ
        21. 8.6.2.21 パワー イネーブル レジスタ
        22. 8.6.2.22 RESET レジスタ
        23. 8.6.2.23 ID レジスタ
        24. 8.6.2.24 接続チェックおよび自動クラス ステータス レジスタ
        25. 8.6.2.25 2 ペア ポリス Ch-1 構成レジスタ
        26. 8.6.2.26 2 ペア ポリス Ch-2 構成レジスタ
        27. 8.6.2.27 2 ペア ポリス Ch-3 構成レジスタ
        28. 8.6.2.28 2 ペア ポリス Ch-4 構成レジスタ
        29. 8.6.2.29 静電容量 (レガシー PD) 検出
        30. 8.6.2.30 パワーオン フォルト レジスタ
        31. 8.6.2.31 ポート再割り当てレジスタ
        32. 8.6.2.32 チャネル 1 および 2 マルチ ビット優先度レジスタ
        33. 8.6.2.33 チャネル 3 および 4 マルチ ビット優先度レジスタ
        34. 8.6.2.34 4 ペア有線およびポート電力割り当てレジスタ
        35. 8.6.2.35 4 ペア ポリス Ch-1 および 2 構成レジスタ
        36. 8.6.2.36 4 ペア ポリス Ch-3 および 4 構成レジスタ
        37. 8.6.2.37 温度レジスタ
        38. 8.6.2.38 4 ペア フォルト構成レジスタ
        39. 8.6.2.39 入力電圧レジスタ
        40. 8.6.2.40 チャネル 1 電流レジスタ
        41. 8.6.2.41 チャネル 2 電流レジスタ
        42. 8.6.2.42 チャネル 3 電流レジスタ
        43. 8.6.2.43 チャネル 4 電流レジスタ
        44. 8.6.2.44 チャネル 1 電圧レジスタ
        45. 8.6.2.45 チャネル 2 電圧レジスタ
        46. 8.6.2.46 チャネル 3 電圧レジスタ
        47. 8.6.2.47 チャネル 4 電圧レジスタ
        48. 8.6.2.48 2x フォールドバック選択レジスタ
        49. 8.6.2.49 ファームウェア リビジョン レジスタ
        50. 8.6.2.50 I2C ウォッチドッグ レジスタ
        51. 8.6.2.51 デバイス ID レジスタ
        52. 8.6.2.52 チャネル 1 検出抵抗レジスタ
        53. 8.6.2.53 チャネル 2 検出抵抗レジスタ
        54. 8.6.2.54 チャネル 3 検出抵抗レジスタ
        55. 8.6.2.55 チャネル 4 検出抵抗レジスタ
        56. 8.6.2.56 チャネル 1 検出静電容量レジスタ
        57. 8.6.2.57 チャネル 2 検出静電容量レジスタ
        58. 8.6.2.58 チャネル 3 検出静電容量レジスタ
        59. 8.6.2.59 チャネル 4 検出静電容量レジスタ
        60. 8.6.2.60 チャネル 1 割り当てクラス レジスタ
        61. 8.6.2.61 チャネル 2 割り当てクラス レジスタ
        62. 8.6.2.62 チャネル 3 割り当てクラス レジスタ
        63. 8.6.2.63 チャネル 4 割り当てクラス レジスタ
        64. 8.6.2.64 自動クラス制御レジスタ
        65. 8.6.2.65 チャネル 1 自動クラス電源レジスタ
        66. 8.6.2.66 チャネル 2 自動クラス電源レジスタ
        67. 8.6.2.67 チャネル 3 自動クラス電源レジスタ
        68. 8.6.2.68 チャネル 4 自動クラス電源レジスタ
        69. 8.6.2.69 代替フォールドバック レジスタ
        70. 8.6.2.70 SRAM 制御レジスタ
          1. 8.6.2.70.1 SRAM 開始アドレス (LSB) レジスタ
          2. 8.6.2.70.2 SRAM 開始アドレス (MSB) レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 PoE の概要
        1. 9.1.1.1 2 ペア電源と 4 ペア電源の比較と新しい IEEE802.3bt 規格
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 未使用チャネルの接続
        2. 9.2.2.2 電源ピンのバイパス コンデンサ
        3. 9.2.2.3 ポートごとの部品
        4. 9.2.2.4 システム レベルの部品 (回路図には未記載)
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 VDD
      2. 9.3.2 VPWR
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 ケルビン電流検出抵抗
      2. 9.4.2 レイアウト例
        1. 9.4.2.1 部品の配置と配線のガイドライン
          1. 9.4.2.1.1 電源ピンのバイパス コンデンサ
          2. 9.4.2.1.2 ポートごとの部品
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.6.2.19 汎用マスク レジスタ

COMMAND = 17h、1 データ バイト、読み取り/書き込み

図 8-26 汎用マスク レジスタ フォーマット
76543210
INTEN-nbitACCMbitPrtyCLCHEDECHE– –
R/W-1R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
凡例：R/W = 読み出し / 書き込み、R = 読み出し専用、-n = リセット後の値
表 8-26 汎用マスク レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7INTENR/W1INT ピン マスク ビット。0 を書き込むと、割り込みマスク レジスタの状態に関係なく、割り込みレジスタのどのビットも INT 出力のアクティブ化からマスクされます。INTEN をアクティブにしても、イベント レジスタには影響がないことに注意してください。

1 = マスクされていない割り込みレジスタのビットは、INT 出力をアクティブにできます

0 = INT 出力をアクティブにできません

6-R/W0
5nbitACCR/W0I2C レジスタ アクセス構成ビット。

1 = 構成。これは、1 つのデバイス アドレス (A0 = 0) から 16 ビット アクセスを意味します。

0 = 構成 A。これは 8 ビットのアクセスを意味し、8 チャネル デバイスは 2 つの連続したターゲットアドレスを持つ 2 つの独立した 4 チャネル デバイスとして扱われます。

I2C アドレス プログラミングの詳細については、レジスタ 0x11 を参照してください。

4MbitPrtyR/W0マルチ ビット優先度ビット。1 ビットのシャットダウン優先度と 3 ビットのシャットダウン優先度を選択するために使用します。

1 = 3 ビットのシャットダウン優先度。優先度と OSS の動作を行うには、レジスタ 0x27 および 0x28 に従う必要があります。

0 = 1 ビットのシャットダウン優先度。優先度と OSS の動作のためには、レジスタ 0x15 に従う必要があります

3CLCHER/W0クラス変更イネーブル ビット。検出イベント レジスタの CLSCn ビットがセットされている場合は、最新の分類動作の結果が前の分類動作の結果と異なることのみを示します。

1 = CLSCn ビットは、関連するチャネルに対してクラスの変更が発生したときにのみ設定されます。

0 = CLSCn ビットは、関連するチャネルについて分類サイクルが発生するたびに設定されます。

2DECHER/W0検出変更イネーブル ビット。セットされている場合、検出イベント レジスタの DETCn ビットは、最新の検出動作の結果が前の検出動作の結果と異なることを示します。

1 = DETCn ビットは、関連するチャネルで検出の変化が発生したときにのみ設定されます。

0 = DETCn ビットは、関連するチャネルで検出サイクルが発生するたびに設定されます。

1-R/W0
0-R/W0

注:

MbitPrty ビットを 0 から 1 に変更する必要がある場合は、OSS ビット ストリームとの同期喪失に関連して誤動作を防止するため、MbitPrty ビットを設定する前に、OSS 入力ピンが最小 200μs の間アイドル (low) 状態になっていることを確認してください。

注:

16 ビットの I2C 動作をイネーブルにするには、チャネル 1 ～ 4 の nbitACC ビットのみを設定する必要があります。

表 8-27 nbitACC = 1: 8 ビット (構成 A) および16 ビット (構成 B) の I2C モードでのレジスタ動作
CMD コードレジスタ またはコマンド名ビットの詳細構成 A (8 ビット)構成 B (16 ビット)
00h割り込みINT ビット P1-4、P5-84 チャネルのグループごとに、マスク結果と割り込み結果を分けます。
電源イベント ビットは 2 回繰り返されます。
01h割り込みマスクMSK ビット P1-4、P5-8
02hパワー イベントPGC_PEC P4-1、P8-54 チャネルのグループごとに個別のイベント バイト。
03h
04h検出イベントCLS_DET P4-1、P8-5
05h
06h故障イベントDIS_PCUT P4-1、P8-5
07h
08h開始 / ILIM イベントILIM_STR P4-1、P8-5
09h
0Ah電源供給/故障イベントTSD、VDUV、VDUW、VPUV、RAMFLT PCUT34、PCUT12、PCUT78、PCUT56、OSSE4-1、OSSE8-58 ビット レジスタ (チャネル 1 ～ 4 およびチャネル 5 ～ 8) はどちらも TSD、VDUV、VPUV、RAMFLT で同じ結果を示します。PCUTxx ビットと OSSEx ビットは、4 チャネルのグループごとに個別のステータスになります。
少なくとも 1 つの VPUV/VDUV をクリアすると、もう 1 つの VPUV/VDUV もクリアされます。
0Bh
0Chチャネル 1 検出CLS&DET1_CLS&DET5チャネルごとに独立したステータス バイト
0Dhチャネル 2 検出CLS&DET2_CLS&DET6
0Ehチャネル 3 検出CLS&DET3_CLS&DET7
0Fhチャネル 4 検出CLS&DET4_CLS&DET8
10h電源ステータスPG_PE P4-1、P8-54 チャネルのグループごとに個別のステータス バイト
11hピン ステータスA4-A1、A08 ビット レジスタ (チャネル 1 ～ 4 およびチャネル 5 ～ 8) はどちらも同じ結果を示します。ただし、A0 = 0 (チャネル 1 ～ 4) または 1 (チャネル 5 ～ 8) は除きます。8 ビット レジスタ (チャネル 1 ～ 4 およびチャネル 5 ～ 8) は、A0 = 0 を含めて同じ結果を示します。
12h動作モードMODE P4-1, P8-54 チャネルのグループごとに個別のモード バイト。
13h接続解除イネーブルDCDE P4-1, P8-54 チャネルのグループごとに個別の DC 切断イネーブル バイト。
14h検出 / クラス イネーブルCLE_DETE P4-1、P8-54 チャネルのグループごとに個別の検出/クラス イネーブル バイト。
15hPWRPR/2P-PCUT ディセーブルOSS_DCUT P4-1、P8-54 チャネルのグループごとに個別の OSS/DCUT バイト。
16hタイミング構成TLIM_TSTRT_TOVLD_TMPDO P4-1、
P8-5		4 チャネルのグループごとに個別のタイミング バイト。
17h汎用マスクP4-1、P8-5 (n ビット アクセスを含む)4 チャネルのグループごとに個別のバイト。
n ビット アクセス：これを仮想クワッド レジスタ空間の少なくとも 1 つに設定するだけで、構成 B モードに移行できます。設定 A に戻るには、両方をクリアします。
MbitPrty：これを仮想クワッド レジスタ空間の少なくとも 1 つに設定すると、3 ビットのシャットダウン優先度を入力するのに十分です。1 ビット シャットダウンに戻るには、両方の MbitPrty ビットをクリアします。
18h検出 / クラス再起動RCL_RDET P4-1、P8-54 チャネルのグループごとに個別の DET/CL RST バイト
19hパワー イネーブルPOF_PWON P4-1、P8-54 チャネルのグループごとに POF/PWON バイトを分離します
1AhリセットP4-1、P8-54 チャネルのグループごとに個別のバイト、Int ピンのクリア、および All Int のクリア。
4 チャネルのグループごとに個別のバイト。
1BhID8 ビットのレジスタ (チャネル 1 ～ 4 およびチャネル 5 ～ 8) は、I2C を使用して変更しない限り、同じ結果を示します
1Ch自動クラスと接続チェックAC4-1、CC34 - 12、AC8-5、CC78-564 チャネルのグループごとに個別のバイト。
1Eh2P POLITY 1/5 の設定POL1、POL5チャネルごとに個別のポリシング バイト。
1Fh2P POLITY 2/6 の設定POL2、POL6
20h2P POLITY 3/7の設定POL3、POL7
21h2P POLITY 4/8 の設定POL4、POL8
22h静電容量の測定CDET4-1、CDET8-54 チャネルのグループごとに、個別の容量測定イネーブル バイト。
24h電源オンの障害PF P4-1, P8-54 チャネルのグループごとに独立したパワーオン フォルト バイト
25h
26hポートの再割り当て論理 P4-1、P8-54 チャネルのグループごとに個別のリマッピング バイト。
POR または RESET ピンの場合のみ再初期化されます。0x1A IC リセットまたは CPU ウォッチドッグ リセットの場合は、変更されないままにします。
27hマルチビット優先度 21/65MBP2-1、MBP6-52 チャネルのグループごとに MBP バイトを分離します
28hマルチビット優先度 43/87MBP4-3、MBP8-72 チャネルのグループごとに MBP バイトを分離します
29hポート電力の割り当て4PW34-12、MC34-12、4PW78-56、MC78-564 チャネルのグループごとに4Pnn、MCnn バイトを分離します
2Ah4P POLICE 12 / 56 CONFIGPOL12、POL56チャネルごとに 4P ポリシング バイトを分離します
2Bh4P POLICE 34 / 78CONFIGPOL34、POL78チャネルごとに 4P ポリシング バイトを分離します
2Ch温度TEMP P1-4, P5-88 ビットのレジスタ (チャネル 1 ～ 4 とチャネル5 ～ 8) は、どちらも同じ結果を示す必要があります。
2Dh4P 障害設定NLM4-1、NCT4-1、4PPCT4-1、DCDT4-1、NLM8-5、NCT8-5、4PPCT8-5、DCDT8-54 チャネルのグループごとに個別の障害処理バイト
2Eh入力電圧VPWR P1-4, P5-88 ビットのレジスタ (チャネル 1 ～ 4 とチャネル5 ～ 8) は、どちらも同じ結果を示す必要があります。
2Fh
30hチャネル 1 電流I1、I54 チャネルのグループごとに 2 バイトを分離4 チャネルのグループごとに 2 バイトを分離。
0X30 での 2 バイト読み出しにより、0x30 での I1
4 バイト読み出しにより I1、I5 が得られます。
31h該当なし0X31 での 2 バイト読み出しにより I5 となります。
32hチャネル 1 電圧V1、V54 チャネルのグループごとに 2 バイトを分離0X32 での 2 バイト読み出しにより、0x32 での V1
4 バイト読み出しにより V1、V5 が得られます。
33h該当なし0X33 からの 2 バイト読み出しにより V5 となります。
34hチャネル 2 電流I2、I64 チャネルのグループごとに 2 バイトを分離0X34 での 2 バイト読み出しにより、0x34 での I2 4 バイト読み出しにより、
I2、I6 となります。
35h該当なし0X35 での 2 バイト読み出しにより I6 となります。
36hチャネル 2 電圧V2、V64 チャネルのグループごとに 2 バイトを分離0X36 での 2 バイト読み出しにより、0x36 で V2
の 4 バイト読み出しが行われた場合、V2、V6 となります。
37h該当なし0X37 での 2 バイト読み出しにより V6 となります。
38hチャネル 3 電流I3、I74 チャネルのグループごとに 2 バイトを分離0X38 での 2 バイト読み出しにより、0x38 で I3
の 4 バイト読み出しが行われた場合、I3、I7 となります。
39h該当なし0X39 での 2 バイト読み出しにより I7 となります。
3Ahチャネル 3 電圧V3、V74 チャネルのグループごとに 2 バイトを分離0x3A での 2 バイト読み出しにより、0x3A で V3
の 4 バイト読み出しが行われた場合、V3、V7 となります。
3Bh該当なし0x3B での 2 バイト読み出しにより V7 となります。
3Chチャネル 4 電流I4、I84 チャネルのグループごとに 2 バイトを分離0x3C での 2 バイト読み出しにより、0x3C で I4
の 4 バイト読み出しが行われた場合、I4、I8 となります。
3Dh該当なし0x3D での 2 バイト読み出しにより I8 となります。
3Ehチャネル 4 電圧V4、V84 チャネルのグループごとに 2 バイトを分離0x3E での 2 バイト読み出しにより、0x3E で V4
の 4 バイト読み出しが行われた場合、V4、V8 となります。
3Fh該当なし0x3F での 2 バイト読み出しにより V8 となります。
40h動作フォールドバック2xFB4-1、2xFB8-54 チャネルのグループごとに 2xFBn 構成バイトを分離します。
41hファームウェア リビジョンFRV P1-4, P5-88 ビットのレジスタ (チャネル 1 ～ 4 とチャネル5 ～ 8) は、どちらも同じ結果を示す必要があります。
42hI2C ウォッチドッグP1-4、P5-8IWD3-0：2 つの 4 ポート設定のうち少なくとも 1 つが 1011b と異なる場合、8 つのチャネルすべてでウォッチドッグがイネーブルになります。
WDS：8 ビット レジスタ (チャネル 1 ～ 4 およびチャネル 5 ～ 8) は、どちらも同じ WDS 結果を示す必要があります。各 WDS ビットは、I2C によって個別にクリアする必要があります
43hデバイス IDDID_SR P1-4、P5-88 ビットのレジスタ (チャネル 1 ～ 4 とチャネル5 ～ 8) は、どちらも同じ結果を示します。
44hチャネル 1 の抵抗RDET1、RDET5チャネルごとに個別のバイト。
検出抵抗は常に更新、検出良好または不良
45hチャネル 2 の抵抗RDET2、RDET6
46hチャネル 3 の抵抗RDET3、RDET7
47hチャネル 4 の抵抗RDET4、RDET8
4Chチャネル 1 割り当てクラスACLS&PCLS1_ACLS&PCLS5チャネルごとに独立したステータス バイト
4Dhチャネル 2 割り当てクラス レジスタACLS&PCLS2_ACLS&PCLS6
4Ehチャネル 3 割り当てクラスACLS&PCLS3_ACLS&PCLS7
4Fhチャネル 4 割り当てクラス ACLS&PCLS4_ACLS&PCLS8
50hAUTOCLASS 制御MAC4-1、AAC4-1、MAC8-5、AAC8-54 つのチャネルごとに独立した自動クラス制御バイト
51hAUTOCLASS パワー 1/5PAC1、PAC5チャネルごとに独立した自動クラス電力測定バイト
52hAUTOCLASS パワー 2/6PAC2、PAC6
53hAUTOCLASS パワー 3/7PAC3、PAC7
54hAUTOCLASS パワー 4/8PAC4、PAC8
55h代替フォールドバックALTFB4-1、ALTIR4-1、ALTFN8-5、ALTIR8-54 チャネルのグループごとに異なる代替フォールドバック バイト
60hSRAM 制御SRAM CNTRL ビットこれらのビットは、下位仮想クワッド (A0 = 0、CH 1 ～ 4) 用に設定する必要があります。これらのビットには、上位仮想クワッド (A0 = 1、Ch 5 ～ 8) デバイス用の機能はありません
61hSRAM データストリーミング データ入力は、I2C 構成の影響を受けません
62h開始アドレス (LSB)これらのビットは、下位仮想クワッド (A0 = 0、CH 1 ～ 4) 用に設定する必要があります。これらのビットには、上位仮想クワッド (A0 = 1、Ch 5 ～ 8) デバイス用の機能はありません
63h開始アドレス (MSB)これらのビットは、下位仮想クワッド (A0 = 0、CH 1 ～ 4) 用に設定する必要があります。これらのビットには、上位仮想クワッド (A0 = 1、Ch 5 ～ 8) デバイス用の機能はありません