JAJSUD6A April 2024 – May 2025 TPS23881B
PRODUCTION DATA
COMMAND = 63h、1 バイト、読み取り/書き込み
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| SA_15 | SA_14 | SA_13 | SA_12 | SA_11 | SA_10 | SA_9 | SA_8 |
| R/W-0 | R/W-0 | R/W-0 | R/W-0 | R/W-0 | R/W-0 | R/W-0 | R/W-0 |
| 凡例：R/W = 読み出し / 書き込み、R = 読み出し専用、-n = リセット後の値 |
| ビット | フィールド | タイプ | リセット | 説明 | ||||
|---|---|---|---|---|---|---|---|---|
| 15-0 | SA_15- SA_0 | R/W | 0 | SRAM およびパリティ プログラムの開始アドレス ビット： これらのレジスタに入力された値により、SRAM またはパリティ プログラミングの開始アドレス位置が設定されます | ||||
SRAM プログラミング：
電源投入後に、適切な動作と IEEE 準拠の性能を確保するため、TPS23881B の SRAM に I2C を介して最新バージョンの SRAM コードをプログラムすることを推奨します。SRAM のプログラムに必要なコマンド以外のすべての I2C トラフィックは、SRAM のプログラミング シーケンスが完了するまで延期されます。
最新バージョンのファームウェアおよび SRAM リリース ノートは、TI mySecure Software Web ページからアクセスできます。
SRAM リリース ノートおよび ROM アドバイザリ ドキュメントには、各ファームウェア リリースに関連する既知の問題や変更に関する詳細情報が記載されています。
SRAM プログラミング制御は、下側の I2C アドレス (チャネル 1 ～ 4、A0 = 0) で完了する必要があります。このレジスタを上位 I2C デバイス アドレス (チャネル 5 ～ 8) 用に構成しても、SRAM はプログラムされません
複数の TPS23881B デバイスを含むシステムでは、0x7F「グローバル」ブロードキャスト I2C アドレスを使用して、すべてのデバイスを同時にプログラムできます。
SRAM プログラミングは、デバイスが内部ハードウェア初期化プロセスを完了できるように、デバイスの最初の電源オン (VPWR と VDD が UVLO を上回る) から少なくとも 50ms 遅延する必要があります
SRAM のプログラミング手順の詳細については、TI.com にある『TPS2388x SRAM コードのロード方法』ドキュメントを参照してください。
SRAM プログラミングの 0x60h セットアップSRAM のプログラミング/書き込みを行う前に、レジスタ 0x60h で次のビットシーケンスを完了する必要があります。
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| PROG_SEL | CPU_RST | - | PAR_EN | RAM_EN | PAR_SEL | R/WZ | CLR_PTR |
| 0 → 1 | 0 → 1 | 0 | 0 | 0 | 0 | 1 → 0 | 0 → 1 → 0 |
SRAM を読み取るには、R/WZ ビットを 1 に設定する必要がある点以外は、同じシーケンスが必要です。
デバイスが「セーフ モード」の場合、上記と同じシーケンスを使用して SRAM を再プログラムできます。
このシーケンス後の I2C に 0x61h が書き込むと、レジスタ 0x62h および 63h に設定されたアドレスから、SRAM プログラム メモリがアクティブにプログラムされます。
SRAM パリティ プログラミング用の 0x60h のセットアップ：SRAM プログラム メモリのプログラミング後、パリティ メモリをプログラムするようにデバイスを構成するには、レジスタ 0x60h で次のビット シーケンスを完了する必要があります。
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| PROG_SEL | CPU_RST | - | PAR_EN | RAM_EN | PAR_SEL | R/WZ | CLR_PTR |
| 0 → 1 | 0 → 1 | 0 | 0 | 0 | 0 → 1 | 1 → 0 | 0 → 1 → 0 |
パリティを読み取るには、R/WZ ビットを 1 に設定する必要がある点以外は、同じシーケンスが必要です。
このシーケンス後の I2C に 0x61h が書き込むと、レジスタ 0x62h および 63h に設定されたアドレスから、パリティ メモリがアクティブにプログラムされます。
SRAM プログラム メモリから実行するための 0x60h セットアップ：プログラミングが完了すると、デバイスが SRAM から正しく実行できるようにするため、レジスタ 0x60h で次のビット シーケンスを完了する必要があります。
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| PROG_SEL | CPU_RST | - | PAR_EN | RAM_EN | PAR_SEL | R/WZ | CLR_PTR |
| 1 → 0 | 1 → 0 | 0 | 0 → 1 | 0 → 1 | 1 → 0 | 0 | 0 |
上記シーケンスが完了してから 1ms 以内に、デバイスは SRAM の互換性チェックを完了します
SRAM 負荷が「有効」と判定された場合、：レジスタ 0x41h は 0x01h ～ 0xFEh の値を持ち、デバイスは通常動作に戻ります。
SRAM 負荷が「無効」と判定された場合：
・0x41h は 0xFFh に設定されます
・RAM_EN ビットは内部でクリアされます
・別のプログラミング試行が完了するまで、デバイスは「セーフモード」で動作します