JAJSUD6A April   2024  – May 2025 TPS23881B

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 説明
  5. デバイス比較表
  6. ピン構成および機能
    1. 5.1 ピンの詳細説明
  7. 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 代表的特性
  8. パラメータ測定情報
    1. 7.1 タイミング図
  9. 詳細説明
    1. 8.1 概要
      1. 8.1.1 動作モード
        1. 8.1.1.1 車載
        2. 8.1.1.2 自律
        3. 8.1.1.3 半自動
        4. 8.1.1.4 手動および診断
        5. 8.1.1.5 電源オフ
      2. 8.1.2 PoE 適合性の用語
      3. 8.1.3 チャネルとポートの関係の用語
      4. 8.1.4 要求されたクラスと割り当てられたクラス
      5. 8.1.5 電源の割り当てと電源の降格
      6. 8.1.6 プログラマブル SRAM
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 ポートの再割り当て
      2. 8.3.2 ポート電力の優先度
      3. 8.3.3 A/D コンバータ (ADC)
      4. 8.3.4 I2C ウォッチドッグ
      5. 8.3.5 電流フォールドバック保護
    4. 8.4 デバイスの機能モード
      1. 8.4.1 検出
      2. 8.4.2 接続チェック
      3. 8.4.3 分類
      4. 8.4.4 DC 接続解除
    5. 8.5 I2C プログラミング
      1. 8.5.1 I2C シリアル インターフェイス
    6. 8.6 レジスタ マップ
      1. 8.6.1 レジスタ セット全体
      2. 8.6.2 レジスタの詳細説明
        1. 8.6.2.1  割り込みレジスタ
        2. 8.6.2.2  割り込みマスク レジスタ
        3. 8.6.2.3  電源イベント レジスタ
        4. 8.6.2.4  検出イベント レジスタ
        5. 8.6.2.5  フォルト イベント レジスタ
        6. 8.6.2.6  開始 / ILIM イベント レジスタ
        7. 8.6.2.7  電源およびフォルト イベント レジスタ
          1. 8.6.2.7.1 検出された SRAM フォルトと「セーフ モード」
        8. 8.6.2.8  チャネル 1 検出レジスタ
        9. 8.6.2.9  チャネル 2 検出レジスタ
        10. 8.6.2.10 チャネル 3 検出レジスタ
        11. 8.6.2.11 チャネル 4 検出レジスタ
        12. 8.6.2.12 電源ステータス レジスタ
        13. 8.6.2.13 ピン ステータス レジスタ
          1. 8.6.2.13.1 自律モード
        14. 8.6.2.14 動作モード レジスタ
        15. 8.6.2.15 接続解除イネーブル レジスタ
        16. 8.6.2.16 検出 / クラス イネーブル レジスタ
        17. 8.6.2.17 電力優先度 / 2 ペア PCUT ディセーブル レジスタ名
        18. 8.6.2.18 タイミング構成レジスタ
        19. 8.6.2.19 汎用マスク レジスタ
        20. 8.6.2.20 検出 / クラス再起動レジスタ
        21. 8.6.2.21 パワー イネーブル レジスタ
        22. 8.6.2.22 RESET レジスタ
        23. 8.6.2.23 ID レジスタ
        24. 8.6.2.24 接続チェックおよび自動クラス ステータス レジスタ
        25. 8.6.2.25 2 ペア ポリス Ch-1 構成レジスタ
        26. 8.6.2.26 2 ペア ポリス Ch-2 構成レジスタ
        27. 8.6.2.27 2 ペア ポリス Ch-3 構成レジスタ
        28. 8.6.2.28 2 ペア ポリス Ch-4 構成レジスタ
        29. 8.6.2.29 静電容量 (レガシー PD) 検出
        30. 8.6.2.30 パワーオン フォルト レジスタ
        31. 8.6.2.31 ポート再割り当てレジスタ
        32. 8.6.2.32 チャネル 1 および 2 マルチ ビット優先度レジスタ
        33. 8.6.2.33 チャネル 3 および 4 マルチ ビット優先度レジスタ
        34. 8.6.2.34 4 ペア有線およびポート電力割り当てレジスタ
        35. 8.6.2.35 4 ペア ポリス Ch-1 および 2 構成レジスタ
        36. 8.6.2.36 4 ペア ポリス Ch-3 および 4 構成レジスタ
        37. 8.6.2.37 温度レジスタ
        38. 8.6.2.38 4 ペア フォルト構成レジスタ
        39. 8.6.2.39 入力電圧レジスタ
        40. 8.6.2.40 チャネル 1 電流レジスタ
        41. 8.6.2.41 チャネル 2 電流レジスタ
        42. 8.6.2.42 チャネル 3 電流レジスタ
        43. 8.6.2.43 チャネル 4 電流レジスタ
        44. 8.6.2.44 チャネル 1 電圧レジスタ
        45. 8.6.2.45 チャネル 2 電圧レジスタ
        46. 8.6.2.46 チャネル 3 電圧レジスタ
        47. 8.6.2.47 チャネル 4 電圧レジスタ
        48. 8.6.2.48 2x フォールドバック選択レジスタ
        49. 8.6.2.49 ファームウェア リビジョン レジスタ
        50. 8.6.2.50 I2C ウォッチドッグ レジスタ
        51. 8.6.2.51 デバイス ID レジスタ
        52. 8.6.2.52 チャネル 1 検出抵抗レジスタ
        53. 8.6.2.53 チャネル 2 検出抵抗レジスタ
        54. 8.6.2.54 チャネル 3 検出抵抗レジスタ
        55. 8.6.2.55 チャネル 4 検出抵抗レジスタ
        56. 8.6.2.56 チャネル 1 検出静電容量レジスタ
        57. 8.6.2.57 チャネル 2 検出静電容量レジスタ
        58. 8.6.2.58 チャネル 3 検出静電容量レジスタ
        59. 8.6.2.59 チャネル 4 検出静電容量レジスタ
        60. 8.6.2.60 チャネル 1 割り当てクラス レジスタ
        61. 8.6.2.61 チャネル 2 割り当てクラス レジスタ
        62. 8.6.2.62 チャネル 3 割り当てクラス レジスタ
        63. 8.6.2.63 チャネル 4 割り当てクラス レジスタ
        64. 8.6.2.64 自動クラス制御レジスタ
        65. 8.6.2.65 チャネル 1 自動クラス電源レジスタ
        66. 8.6.2.66 チャネル 2 自動クラス電源レジスタ
        67. 8.6.2.67 チャネル 3 自動クラス電源レジスタ
        68. 8.6.2.68 チャネル 4 自動クラス電源レジスタ
        69. 8.6.2.69 代替フォールドバック レジスタ
        70. 8.6.2.70 SRAM 制御レジスタ
          1. 8.6.2.70.1 SRAM 開始アドレス (LSB) レジスタ
          2. 8.6.2.70.2 SRAM 開始アドレス (MSB) レジスタ
  10. アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 PoE の概要
        1. 9.1.1.1 2 ペア電源と 4 ペア電源の比較と新しい IEEE802.3bt 規格
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 未使用チャネルの接続
        2. 9.2.2.2 電源ピンのバイパス コンデンサ
        3. 9.2.2.3 ポートごとの部品
        4. 9.2.2.4 システム レベルの部品 (回路図には未記載)
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 VDD
      2. 9.3.2 VPWR
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 ケルビン電流検出抵抗
      2. 9.4.2 レイアウト例
        1. 9.4.2.1 部品の配置と配線のガイドライン
          1. 9.4.2.1.1 電源ピンのバイパス コンデンサ
          2. 9.4.2.1.2 ポートごとの部品
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

電力優先度 / 2 ペア PCUT ディセーブル レジスタ名

COMMAND = 15h、1 データ バイト、R/W

図 8-24 電力優先度 / 2P-PCUT ディセーブル レジスタ フォーマット
76543210
OSS4OSS3OSS2OSS1DCUT4DCUT3DCUT2DCUT1
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
凡例:R/W = 読み出し / 書き込み、R = 読み出し専用、-n = リセット後の値
表 8-23 電力優先度/2P-PCUT ディスエーブル レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7 ~ 4OSS4-OSS1R/W0電力優先度ビット:

0x17 の MBitPrty ビットが 0 の場合 = 0:

1 = OSS 信号がアサートされると、対応するチャネルがオフになります。

0 = OSS 信号はチャネルに影響を与えません。

4 ペアの有線ポートの場合、これらのビットが個別のチャネル応答を制御します。4 ペア有線ポートの両方のチャネルをディセーブルにするには、両方のチャネルを1に設定する必要があります。

3-0DCUT4-DCUT1R/W0各チャネルの 2 ペア PCUT ディスエーブル。タイミング構成レジスタのプログラミング ステータスに関係なく、2 ペアの PCUT フォルトによって関連チャネルの電源が切断されることを防止するために使用します。ILIM フォルトは引き続き監視されていることに注意してください。

1:チャネルの PCUT がディセーブルになります。つまり、PCUT 障害だけではこのチャネルはオフになりません。

0:チャネルの PCUT がイネーブルになります。PCUT フォルトが発生している場合、チャネルがオフになります。

注:

MbitPrty ビット = 1 (0x17h) の場合:適切に動作させるには、OSSN ビットをクリアする必要があります。マルチビット優先シャットダウン機能の詳細については、レジスタ 0x27/28h を参照してください。

注:

あるチャネルの DCUT = 1 の場合、PCUT フォルト状態中はチャネルは自動的にオフになりません。ただし、PCUT フォルト フラグは引き続き動作し、フォルト タイムアウトは tOVLD に等しくなります。

DCUTN ビットの状態を変化させると、そのチャネルの TOVLD タイマがリセットされます。

注:

4 ペアの有線ポートの場合:

これらのビットは、2 ペアPCUTフォルトに対する個別のチャネルの応答を制御します。

0x2D = 1 の NCTnN ビットでありかつ 2 ペア Pcut がイネーブルの場合、過負荷状態が tOVLD タイムアウトを超えると、両方のチャネルがオフになります。

加算された 4 ペア PCUT フォルトに対する応答は、レジスタ 0x2Dh に設定されます。

OSSN ビットは、OSS 高速シャットダウン信号の外部アサートに応答して、どのチャネルがシャットダウンされるかを決定するために使用されます。

OSS による電源オフ手順は、チャネル リセットまたはオフ モードへの変更と似ていますが、OSS は進行中のフォルト クール ダウン タイマをキャンセルしません。次の表に、OSS によってチャネルがディセーブルになったときにクリアされるビットを示します。

表 8-24 OSS によるチャネル ターンオフ
登録リセットするビット
0x04CLSCn および DETCn
0x06DISFn および PCUTn
0x08STRTn および ILIMn
0x0A/BPCUTnn
0x0C-0F要求されたクラスと検出
0x10PGN と PEn
0x14CLEn と DETEn
0x1CACN および CCnn
0x1E-212P ポリシングは 0xFFh に設定されます
0x24PFN
0x2A-2B4P ポリシングは 0xFFh に設定されます
0x2DNLMnn、NCTnn、4PPCTnn、DCDTnn
0x30-3Fチャンネル電圧および電流測定
0x402xFBn
0x44~47検出抵抗測定
0x4C-4F割り当てられたクラスと前のクラス
0x51-54自動クラス測定

注:

OSS イベントの後、すべてのレジスタがクリアされるまでに最大 5ms を要する場合があります。

OSS がイネーブルになっているチャネル/ポート (「n」) に関連付けられているビットのみがクリアされます。動作中のチャネル/ポートに関連するビットは変更されません。

OSS または PCUT フォルトにより 4 ペアのデュアル シグネチャ PD の単数チャネルがオフになった場合、検出および分類が引き続き有効であり、電源チャネルに割り当てられた分類に基づいて0x29の電源割り当て設定で十分である場合、0x19h の PWON ビットをセットすることによって、そのチャネルに電力を再印加できます。