ADC32RF44
- 14ビット、デュアル・チャネル、1.5GSPS ADC
- ノイズ・フロア: -154.2dBFS/Hz
- 最高4.0GHzをサポートするRF入力
- アパーチャ・ジッタ: 90fS
- チャネル分離: fIN = 1.8GHzにおいて95dB
- スペクトラム性能(fIN = 900MHz、–2dBFS時)
- SNR: 61.2dBFS
- SFDR: 65dBc HD2、HD3
- SFDR: 79dBc (スプリアスのワーストケース)
- スペクトラム性能(fIN = 1.85GHz、-2dBFS時)
- SNR: 58.3dBFS
- SFDR: 69dBc HD2、HD3
- SFDR: 74dBc (スプリアスのワーストケース)
- オンチップのデジタル・ダウン・コンバータ
- 最大4つのDDC (デュアル・バンド・モード)
- DDCごとに最大3つの独立NCO
- 過電圧保護用のオンチップの入力クランプ
- プログラム可能なオンチップの電力検出器、AGCサポート用アラーム・ピン付き
- オンチップ・ディザリング
- オンチップの入力終端
- 入力フル・スケール: 1.35VPP
- マルチチップの同期をサポート
- JESD204Bインターフェイス
- サブクラス1ベースの確定的レイテンシ
- チャネルごとに4レーン、12.5Gbps
- 消費電力: 1.5GSPSのとき2.95W/Ch
- 72ピンのVQFNパッケージ(10mm×10mm)
ADC32RF42デバイスは、14ビット、1.5GSPS、デュアル・チャネルのA/Dコンバータ(ADC)で、最高 4GHz、さらにそれ以上の入力周波数でのRFサンプリングをサポートします。ADC32RF42は高い信号対雑音比(SNR)を実現するよう設計されており、-154.2dBFS/Hzのノイズ・スペクトル密度と、広い入力周波数範囲にわたるダイナミック・レンジおよびチャネル分離を実現します。バッファ付きアナログ入力とオンチップの終端により、広い周波数帯域にわたって入力インピーダンスが均一で、サンプルとホールドのグリッチ・エネルギーが最小化されます。
各ADCチャネルは、デュアル・バンドのデジタル・ダウン・コンバータ(DDC)に接続でき、DDCごとに3つまでの独立した16ビット数値制御発振器(NCO)により、位相コヒーレントな周波数ホッピングが可能です。さらに、ADCにはフロントエンドのピークおよびRMS電力検出器とアラーム機能が装備されており、外部の自動ゲイン制御(AGC)アルゴリズムをサポートします。
ADC32RF42は、サブクラス1ベースの確定的レイテンシを持つJESD204Bシリアル・インターフェイスをサポートし、12.5Gbpsまでのデータ速度で、ADCごとに最大4レーンを使用できます。このデバイスは72ピンのVQFNパッケージ(10mm×10mm)で供給され、工業用温度範囲(-40℃~+85℃)に対応します。
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | ADC32RF42デュアル・チャネル、14ビット、1.5GSPS、A/Dコンバータ データシート (Rev. A 翻訳版) | PDF | HTML | 英語版 (Rev.A) | PDF | HTML | 2017/05/30 |
| アプリケーション・ノート | Spurs Analysis in the RF Sampling ADC | 2018/02/09 | ||||
| アプリケーション・ノート | Configuration Files for ADC32RF45, ADC32RF83, and ADC32RF80 (Rev. B) | 2017/09/05 |
設計と開発
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購入と品質
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