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ADC12J4000

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12 ビット、4.0GSPS、RF サンプリング A/D コンバータ (ADC)

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製品詳細

Sample rate (max) (Msps) 4000 Resolution (Bits) 12 Number of input channels 1 Interface type JESD204B Analog input BW (MHz) 3200 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.725 Power consumption (typ) (mW) 2000 Architecture Folding Interpolating SNR (dB) 55 ENOB (Bits) 8.8 SFDR (dB) 71 Operating temperature range (°C) -40 to 85 Input buffer Yes
Sample rate (max) (Msps) 4000 Resolution (Bits) 12 Number of input channels 1 Interface type JESD204B Analog input BW (MHz) 3200 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.725 Power consumption (typ) (mW) 2000 Architecture Folding Interpolating SNR (dB) 55 ENOB (Bits) 8.8 SFDR (dB) 71 Operating temperature range (°C) -40 to 85 Input buffer Yes
VQFNP (NKE) 68 100 mm² 10 x 10
  • Excellent Noise and Linearity up to and beyond FIN = 3 GHz
  • Configurable DDC
  • Decimation Factors from 4 to 32 (Complex Baseband Out)
  • Usable Output Bandwidth of 800 MHz at
    4x Decimation and 4000 MSPS
  • Usable Output Bandwidth of 100 MHz at
    32x Decimation and 4000 MSPS
  • Bypass Mode for Full Nyquist Output Bandwidth
  • Low Pin-Count JESD204B Subclass 1 Interface
  • Automatically Optimized Output Lane Count
  • Embedded Low Latency Signal Range Indication
  • Low Power Consumption
  • Key Specifications:
    • Max Sampling Rate: 4000 MSPS
    • Min Sampling Rate: 1000 MSPS
    • DDC Output Word Size: 15-Bit Complex (30 bits total)
    • Bypass Output Word Size: 12-Bit Offset Binary
    • Noise Floor: −149 dBFS/Hz or −150.8 dBm/Hz
    • IMD3: −64 dBc (FIN = 2140 MHz ± 30 MHz at −13 dBFS)
    • FPBW (–3 dB): 3.2 GHz
    • Peak NPR: 46 dB
    • Supply Voltages: 1.9 V and 1.2 V
    • Power Consumption
      • Bypass (4000 MSPS): 2 W
      • Decimate by 10 (4000 MSPS): 2 W
      • Power Down Mode: <50 mW
  • Excellent Noise and Linearity up to and beyond FIN = 3 GHz
  • Configurable DDC
  • Decimation Factors from 4 to 32 (Complex Baseband Out)
  • Usable Output Bandwidth of 800 MHz at
    4x Decimation and 4000 MSPS
  • Usable Output Bandwidth of 100 MHz at
    32x Decimation and 4000 MSPS
  • Bypass Mode for Full Nyquist Output Bandwidth
  • Low Pin-Count JESD204B Subclass 1 Interface
  • Automatically Optimized Output Lane Count
  • Embedded Low Latency Signal Range Indication
  • Low Power Consumption
  • Key Specifications:
    • Max Sampling Rate: 4000 MSPS
    • Min Sampling Rate: 1000 MSPS
    • DDC Output Word Size: 15-Bit Complex (30 bits total)
    • Bypass Output Word Size: 12-Bit Offset Binary
    • Noise Floor: −149 dBFS/Hz or −150.8 dBm/Hz
    • IMD3: −64 dBc (FIN = 2140 MHz ± 30 MHz at −13 dBFS)
    • FPBW (–3 dB): 3.2 GHz
    • Peak NPR: 46 dB
    • Supply Voltages: 1.9 V and 1.2 V
    • Power Consumption
      • Bypass (4000 MSPS): 2 W
      • Decimate by 10 (4000 MSPS): 2 W
      • Power Down Mode: <50 mW

The ADC12J4000 device is a wideband sampling and digital tuning device. Texas Instruments’ giga-sample analog-to-digital converter (ADC) technology enables a large block of frequency spectrum to be sampled directly at RF. An integrated DDC (Digital Down Converter) provides digital filtering and down-conversion. The selected frequency block is made available on a JESD204B serial interface. Data is output as baseband 15-bit complex information for ease of downstream processing. Based on the digital down-converter (DDC) decimation and link output rate settings, this data is output on 1 to 5 lanes of the serial interface.

A DDC bypass mode allows the full rate 12-bit raw ADC data to also be output. This mode of operation requires 8 lanes of serial output.

The ADC12J4000 device is available in a 68-pin VQFN package. The device operates over the Industrial (–40°C ≤ TA ≤ 85°C) ambient temperature range.

The ADC12J4000 device is a wideband sampling and digital tuning device. Texas Instruments’ giga-sample analog-to-digital converter (ADC) technology enables a large block of frequency spectrum to be sampled directly at RF. An integrated DDC (Digital Down Converter) provides digital filtering and down-conversion. The selected frequency block is made available on a JESD204B serial interface. Data is output as baseband 15-bit complex information for ease of downstream processing. Based on the digital down-converter (DDC) decimation and link output rate settings, this data is output on 1 to 5 lanes of the serial interface.

A DDC bypass mode allows the full rate 12-bit raw ADC data to also be output. This mode of operation requires 8 lanes of serial output.

The ADC12J4000 device is available in a 68-pin VQFN package. The device operates over the Industrial (–40°C ≤ TA ≤ 85°C) ambient temperature range.
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技術資料

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アプリケーション・ノート 66AK2L06 JESD Attach to ADC12J4000/DAC38J84 Getting Started Guide (Rev. B) 2016年 6月 20日
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設計ガイド 66AK2L06 JESD Attach to ADC12J4000 / DAC38J84 Design Guide (Rev. A) 2015年 10月 22日
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Analog Design Journal Analog Applications Journal 2Q 2015 2015年 4月 28日
Analog Design Journal JESD204B multi-device synchronization: Breaking down the requirements 2015年 4月 28日
ホワイト・ペーパー Ready to make the jump to JESD204B? White Paper (Rev. B) 2015年 3月 19日

設計と開発

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評価ボード

ADC12J4000EVM — ADC12J4000 12 ビット、4.0GSPS、RF サンプリング A/D コンバータの評価基板

ADC12J4000EVM は、TI の (https://www.ti.com/product/ja-jp/ADC12J4000) ADC12J4000 を評価するための評価基板 (EVM) です。ADC12J4000 は、低消費電力、12 ビット、4GSPS の RF サンプリング A/D コンバータ (ADC) であり、バッファ付きアナログ入力を採用しているほか、デジタル・ダウンコンバータを内蔵しています。このダウンコンバータはプログラマブルな数値制御発振器 (NCO) を内蔵しているほか、デシメーション設定にも対応しており (デシメーションを実施していない 12 ビットの ADC (...)

ユーザー ガイド: PDF
TI.com で取り扱いなし
ファームウェア

TI204C-IP — Request for JESD204 rapid design IP

The JESD204 rapid design IP has been designed to enable FPGA engineers to achieve an accelerated path to a working JESD204 system. The IP has been architected in a way that downstream digital processing and other application logic are isolated from most of the performance- and timing-critical (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア
リクエスト
評価基板 (EVM) 向けの GUI

DATACONVERTERPRO-SW — High Speed Data Converter Pro GUI Installer, v5.31

This high-speed data converter pro GUI is a PC (Windows® XP/7/10 compatible) program designed to aid in evaluation of most TI high-speed data converter [analog-to-digital converter (ADC) and digital-to-analog converter (DAC)] and analog front-end (AFE) platforms. Designed to support the entire (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア
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シミュレーション・モデル

ADC12J1600 IBIS Model (Rev. A)

SLAM223A.ZIP (24 KB) - IBIS Model
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シミュレーション・モデル

ADC12J4000 IBIS-AMI Model (Rev. A)

SLAM198A.ZIP (4134 KB) - IBIS-AMI Model
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計算ツール

FREQ-DDC-FILTER-CALC — RF-Sampling Frequency Planner, Analog Filter, and DDC Excel Calculator

This Excel calculator provides system designers a way to simplify the design and debugging of direct RF-sampling receivers. It offers three functions: frequency planning, analog filtering, and decimation filter spur location.

In the concept phase, a frequency-planning tool enables fine tuning of (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア
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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを使用して、複雑なミックスド (...)
リクエスト
リファレンス・デザイン

TIDA-00431 — リファレンス・デザイン - RF サンプリング 4-GSPS ADC、8-GHz DC 結合差動アンプ付

Wideband radio frequency (RF) receivers allow greatly increased flexibility in radio designs. The wide instantaneous bandwidth allows flexible tuning without changing hardware and the ability to capture multiple channels at widely separated frequencies.

This reference design describes a wideband RF (...)

設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-01017 — オシロスコープ、ワイヤレス テスタ、レーダー向けの高速マルチチャネル ADC クロックのリファレンス デザイン

TIDA-01017 リファレンス デザインは、RF サンプリング ADC の入力周波数範囲全体についてチャネル間スキューを測定することで分析された、高速マルチチャネル システム向けのクロック供給ソリューションの性能を提示します。チャネル間スキューは、フェーズド アレイ レーダーおよびオシロスコープ アプリケーションにとって重要です。ADC12J4000 は、バッファ付きアナログ入力、統合型のデジタル ダウン コンバータを搭載した、低消費電力、12 ビット、4GSPS の RF サンプリング A/D コンバータ (ADC) であり、JESD204B インターフェイスを搭載しており、最大 (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-01015 — デジタル オシロスコープ / ワイヤレス テスタ搭載 12 ビット高速 ADC 向け 4GHz クロックのリファレンス デザイン

TIDA-01015 は、高速直接 RF サンプリング GSPS ADC 向けクロック処理ソリューションのリファレンス デザインです。このリファレンス デザインは、2 次ナイキスト ゾーンの入力信号周波数において高い SNR を実現するサンプリング クロックの重要性を示します。ADC12J4000 は 12 ビット、4GSPS の RF サンプリング ADC であり、3.2GHz の 3dB 入力帯域幅を達成し、最大 4GHz の信号をキャプチャできます。このデザインは、TRF3765 を使用した ADC12J4000 (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDEP0034 — 広帯域 ADC および DAC に付属する 66AK2L06 JESD

For developers currently using an FPGA or ASIC to connect to high speed data converters who need faster time to market with increased performance and significant reduction in cost, power, and size this reference design includes the first widely available processor integrating a JESD204B interface (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-00826 — 50Ω、2GHｚ オシロスコープ・フロント・エンド、リファレンス・デザイン

このリファレンス・デザインは 50Ω 入力オシロスコープ・アプリケーション向けアナログ・フロント・エンドの一部です。この評価プラットフォームにより、周波数ドメイン・アプリケーションと時間ドメイン・アプリケーションの両方で、DC ～ 2GHz 入力信号の処理が可能になります。
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-00467 — 同期整流マルチ JESD204B ADC、エミッタ・ポジション・ロケーション、リファレンス・デザイン

A common technique to estimate the position of emitters uses the amplitude and phase shift data of a signal derived from an array of spatially distributed sensors. For such systems, it is important to guarantee a deterministic phase relationship between the sensors to minimize errors in the actual (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-00432 — Xilinx プラットフォームを使用する JESD204B ギガ-サンプル ADC の同期、フェーズ・アレイ・レーダー・システム用

Xilinx VC707 プラットフォームを使用して 2 個の ADC12J4000 評価モジュール（EVM）を互いに同期する方法を示したシステム・レベルのリファレンス・デザインです。このリファレンス・デザインの技術資料は、クロック・スキームを含め、必要なハードウェアの修正とデバイスの構成法について説明しています。評価モジュールごとに、サンプルの構成ファイルを提示しています。FPGA ファームウェアについて説明するほか、関連する Xilinx IP (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-00359 — クロック・ソリューション、リファレンス・デザイン、GSPS ADC 用

Low cost, high performance clocking solution for GSPS data converters. This reference design discusses the use of a TRF3765, a low noise frequency synthesizer, generating the sampling clock for a 4 GSPS analog-to-digital converter (ADC12J4000). Experiments demonstrate data sheet comparable SNR and (...)
設計ガイド: PDF
回路図: PDF
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VQFNP (NKE) 68 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブ拠点
  • アセンブリ拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

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