JAJSQN0 june 2023 CDCE6214Q1TM
PRODUCTION DATA
出力分周器は、決定論的な方法でリセットできます。これは、同期ビットまたは PDN ピンを使用して行うことができます。ピンのレベルは、PFD 入力の基準周波数を使用して内部的に判定されます。SYNCN ピンまたは同期ビットが Low レベルになると、出力がミュートされます。High レベルになると、すべての出力分周器が同期的に解放されて動作し、すべての出力が共通の立ち上がりエッジを共有します。最初の立ち上がりエッジは、それぞれのプリスケーラ期間のステップで個別に遅延させることができ、ch{x}_sync_delay を使用して最大 32 サイクルまで遅延可能です。これにより、FPGA 設計でロジック・ゲートが引き起こす配線ミスマッチ、ケーブル、固有遅延などの外部遅延を補償できます。各チャネルは、同期プロセスに含めることも、除外することもできます。分周器の同期は、ch{x}_sync_en によって個別に有効にできます。
パワー・サイクルでの入力から出力までの確定的な動作を実現するには、基準分周器を 1 に設定する必要があります。基準分周器は基準クロックを分周しないでください。また、基準ダブラーを使用しないでください。