JAJSWL2 May   2025 ADS117L14 , ADS117L18

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 IMD の測定
    12. 6.12 SFDR の測定
    13. 6.13 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力 (AINP、AINN)
        1. 7.3.1.1 入力レンジ
      2. 7.3.2 リファレンス電圧 (REFP、REFN)
        1. 7.3.2.1 リファレンス電圧の範囲
      3. 7.3.3 クロック動作
        1. 7.3.3.1 クロック分周比
        2. 7.3.3.2 内部発振器
        3. 7.3.3.3 外部クロック
      4. 7.3.4 パワーオン リセット (POR)
      5. 7.3.5 VCM の出力電圧
      6. 7.3.6 GPIO
      7. 7.3.7 変調器
      8. 7.3.8 デジタル フィルタ
        1. 7.3.8.1 広帯域フィルタ
        2. 7.3.8.2 低レイテンシ フィルタ (sinc)
          1. 7.3.8.2.1 Sinc4 フィルタ
          2. 7.3.8.2.2 Sinc4 + Sinc1 カスケード フィルタ
          3. 7.3.8.2.3 Sinc3 フィルタ
          4. 7.3.8.2.4 Sinc3 + Sinc1 フィルタ
    4. 7.4 デバイスの機能モード
      1. 7.4.1 リセット
        1. 7.4.1.1 RESET ピン
        2. 7.4.1.2 SPI レジスタによるリセット
        3. 7.4.1.3 SPI の入力パターンによるリセット
      2. 7.4.2 IDLE モードとスタンバイ モード
      3. 7.4.3 パワーダウン
      4. 7.4.4 速度モード
      5. 7.4.5 同期
        1. 7.4.5.1 同期制御モード
        2. 7.4.5.2 スタート / ストップ制御モード
      6. 7.4.6 変換開始の遅延時間
      7. 7.4.7 較正
        1. 7.4.7.1 オフセット較正レジスタ
        2. 7.4.7.2 ゲイン較正レジスタ
        3. 7.4.7.3 較正手順
      8. 7.4.8 診断
        1. 7.4.8.1 ERROR ピンと ERR_FLAG ビット
        2. 7.4.8.2 SPI の CRC
        3. 7.4.8.3 レジスタ マップの CRC
        4. 7.4.8.4 ADC 誤差
        5. 7.4.8.5 SPI アドレス範囲
        6. 7.4.8.6 SCLK カウンタ
        7. 7.4.8.7 クロック カウンタ
        8. 7.4.8.8 フレーム同期 CRC
        9. 7.4.8.9 セルフ テスト
      9. 7.4.9 フレーム同期データ ポート
        1. 7.4.9.1  データ パケット
        2. 7.4.9.2  データ形式
        3. 7.4.9.3  STATUS_DP ヘッダー バイト
        4. 7.4.9.4  FSYNC ピン
        5. 7.4.9.5  DCLK ピン
        6. 7.4.9.6  DOUTx ピン
        7. 7.4.9.7  DINx ピン
        8. 7.4.9.8  時分割多重化
        9. 7.4.9.9  デイジー チェーン
        10. 7.4.9.10 DOUTx のタイミング
    5. 7.5 プログラミング
      1. 7.5.1 ハードウェア プログラミング
      2. 7.5.2 SPI のプログラミング
        1. 7.5.2.1 チップ セレクト (CS)
        2. 7.5.2.2 シリアル クロック (SCLK)
        3. 7.5.2.3 シリアル データ入力 (SDI)
        4. 7.5.2.4 シリアル データ出力 (SDO)
      3. 7.5.3 SPI フレーム
      4. 7.5.4 コマンド
        1. 7.5.4.1 レジスタ書き込みコマンド
        2. 7.5.4.2 レジスタ読み取りコマンド
      5. 7.5.5 SPI デイジー チェーン
  9. 8 レジスタ マップ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 入力ドライバ
      2. 9.1.2 アンチエイリアス フィルタ
      3. 9.1.3 基準電圧
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 AVDD1 と AVSS
      2. 9.3.2 AVDD2
      3. 9.3.3 IOVDD
      4. 9.3.4 CAPA および CAPD
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.3.8.1 広帯域フィルタ

広帯域フィルタは、線形位相応答、平坦な通過帯域振幅、狭い遷移帯域、および高い阻止帯域減衰を特徴とする多段 FIR 設計です。これらの特性のため、AC 信号を測定するためのフィルタとして推奨します。ADC には、8 つのプログラム可能な OSR 値と 4 つの速度モードがあり、データ レート、帯域幅、分解能のオプションがあります。

広帯域フィルタの周波数応答を、図 7-12 から図 7-16 までに示します。パスバンド リップルの詳細を、図 7-12 に示します。遷移帯域での周波数応答を、図 7-13 に示します。

ADS117L14 ADS117L18 広帯域フィルタのパスバンド リップル
 
図 7-12 広帯域フィルタのパスバンド リップル
ADS117L14 ADS117L18 広帯域フィルタの遷移帯域
 
図 7-13 広帯域フィルタの遷移帯域

OSR ≧ 64 のとき、fDATA に対する周波数応答を、図 7-14 に示します。ストップバンドは fDATA/2 から始まり、ナイキスト周波数でのエイリアシングを防ぎます。OSR = 32 のとき、fMOD に対するストップバンド減衰を、図 7-15 に示します。ストップバンド領域では、帯域外入力周波数が fMOD / 32 チョップ周波数の倍数と混合されます。このプロセスにより、デジタル フィルタによって提供される減衰を超えるストップバンド応答ピークのパターンが作成されます。応答ピークの幅は、フィルタの帯域幅の 2 倍です。ADC 入力でアンチエイリアス フィルタと組み合わせて使用すると、ストップバンド減衰が改善されます。

ADS117L14 ADS117L18 広帯域フィルタの周波数応答
OSR ≧ 64
図 7-14 広帯域フィルタの周波数応答
ADS117L14 ADS117L18 広帯域フィルタのストップバンド
OSR = 32
図 7-15 広帯域フィルタのストップバンド

fMOD を中心とするフィルタ応答を、図 7-16に示します。ここで、フィルタ応答は繰り返されます。アンチエイリアシング フィルタによって除去されなければ、fMOD の入力周波数は、パス バンドでエイリアシングされた周波数となります。また、入力周波数が fMOD の倍数のときも、エイリアスが発生します。これらの周波数帯域は、次の式で定義されます。

式 16. Alias frequency bands: (N · fMOD) ± fBW

ここで

  • N = 1、2、3 など
  • fMOD = 変調器のサンプリング周波数
  • fBW = フィルタの帯域幅

ADS117L14 ADS117L18 fMOD を中心とした広帯域フィルタ周波数応答
 
図 7-16 fMOD を中心とした広帯域フィルタ周波数応答

フィルタのグループ遅延は、信号がフィルタの入力から出力まで伝搬する時間です。フィルタは線形位相設計であるため、多重周波数複合信号のエンベロープはフィルタ処理によって歪みません。群遅延 (時間単位で表されます) は、信号周波数に対して一定で、34 / fDATA です。ADC 入力にステップ入力が印加された後、データが完全にセトリングするのは 68 データ周期後に発生することに注意します。フィルタの群遅延 (34 / fDATA) と、ステップ入力のセトリング タイム (68 / fDATA) を、図 7-17 に示します。

ADS117L14 ADS117L18 広帯域フィルタのステップ応答
 
図 7-17 広帯域フィルタのステップ応答

デジタル フィルタは、ADC が同期されると再起動します。同期後、フィルタは次の 68回 の変換を破棄して、フィルタのセトリング時間を確保します。表 7-7のレイテンシ時間列には、同期後に最初の変換がフレーム同期ポートに表示されるまでの時間が一覧表示されます。レイテンシ時間には、フィルタ リセットの初期オーバーヘッド時間が含まれます。最初のデータは完全にセトリングされたデータです。連続変換中にステップ入力が発生した場合、次の 69 回の変換は部分的に確定したデータになります。

表 7-2 広帯域フィルタの特性
モードfCLK
(MHz)		OSRデータ レート
(kSPS)		–0.1dB 周波数
(kHz)		–3dB 周波数
(kHz)		レイテンシ時間(1)
(µs)
最高速度32.76832512211.2223.9134.2
高速25.6400165174.96171.8
中速度12.820082.587.48343.5
低速度3.25020.6321.871374
最高速度32.76864256105.6112.0267.0
高速25.620082.587.48341.8
中速度12.810041.2543.74683.5
低速度3.22510.3110.942734
最高速度32.76812812852.855.99532.0
高速25.610041.2543.74681.0
中速度12.85020.6321.871362
低速度3.212.55.15625.4685448
最高速度32.7682566426.428.001064
高速25.65020.62521.871362
中速度12.82510.3110.932724
低速度3.26.252.5782.73410895
最高速度32.7685123213.214.002126
高速25.62510.31210.9352721
中速度12.812.55.1565.4675443
低速度3.23.1251.2891.36721770
最高速度32.7681024166.67.9984251
高速25.612.55.1565.4675441
中速度12.86.252.5782.73410883
低速度3.21.56250.6450.683443530
最高速度32.768204883.33.4998501
高速25.66.252.5782.73410881
中速度12.83.1251.2891.36721762
低速度3.20.781250.3220.341787050
最高速度32.768409641.651.75017001
高速25.63.1251.2891.36721761
中速度12.81.56250.6450.683443522
低速度3.20.3906250.1610.1709174090
(1) アナログ入力バッファがイネーブルされると、レイテンシ時間は 8 / fCLK (μs) 増加します。