JAJSWL2 May   2025 ADS117L14 , ADS117L18

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 IMD の測定
    12. 6.12 SFDR の測定
    13. 6.13 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力 (AINP、AINN)
        1. 7.3.1.1 入力レンジ
      2. 7.3.2 リファレンス電圧 (REFP、REFN)
        1. 7.3.2.1 リファレンス電圧の範囲
      3. 7.3.3 クロック動作
        1. 7.3.3.1 クロック分周比
        2. 7.3.3.2 内部発振器
        3. 7.3.3.3 外部クロック
      4. 7.3.4 パワーオン リセット (POR)
      5. 7.3.5 VCM の出力電圧
      6. 7.3.6 GPIO
      7. 7.3.7 変調器
      8. 7.3.8 デジタル フィルタ
        1. 7.3.8.1 広帯域フィルタ
        2. 7.3.8.2 低レイテンシ フィルタ (sinc)
          1. 7.3.8.2.1 Sinc4 フィルタ
          2. 7.3.8.2.2 Sinc4 + Sinc1 カスケード フィルタ
          3. 7.3.8.2.3 Sinc3 フィルタ
          4. 7.3.8.2.4 Sinc3 + Sinc1 フィルタ
    4. 7.4 デバイスの機能モード
      1. 7.4.1 リセット
        1. 7.4.1.1 RESET ピン
        2. 7.4.1.2 SPI レジスタによるリセット
        3. 7.4.1.3 SPI の入力パターンによるリセット
      2. 7.4.2 IDLE モードとスタンバイ モード
      3. 7.4.3 パワーダウン
      4. 7.4.4 速度モード
      5. 7.4.5 同期
        1. 7.4.5.1 同期制御モード
        2. 7.4.5.2 スタート / ストップ制御モード
      6. 7.4.6 変換開始の遅延時間
      7. 7.4.7 較正
        1. 7.4.7.1 オフセット較正レジスタ
        2. 7.4.7.2 ゲイン較正レジスタ
        3. 7.4.7.3 較正手順
      8. 7.4.8 診断
        1. 7.4.8.1 ERROR ピンと ERR_FLAG ビット
        2. 7.4.8.2 SPI の CRC
        3. 7.4.8.3 レジスタ マップの CRC
        4. 7.4.8.4 ADC 誤差
        5. 7.4.8.5 SPI アドレス範囲
        6. 7.4.8.6 SCLK カウンタ
        7. 7.4.8.7 クロック カウンタ
        8. 7.4.8.8 フレーム同期 CRC
        9. 7.4.8.9 セルフ テスト
      9. 7.4.9 フレーム同期データ ポート
        1. 7.4.9.1  データ パケット
        2. 7.4.9.2  データ形式
        3. 7.4.9.3  STATUS_DP ヘッダー バイト
        4. 7.4.9.4  FSYNC ピン
        5. 7.4.9.5  DCLK ピン
        6. 7.4.9.6  DOUTx ピン
        7. 7.4.9.7  DINx ピン
        8. 7.4.9.8  時分割多重化
        9. 7.4.9.9  デイジー チェーン
        10. 7.4.9.10 DOUTx のタイミング
    5. 7.5 プログラミング
      1. 7.5.1 ハードウェア プログラミング
      2. 7.5.2 SPI のプログラミング
        1. 7.5.2.1 チップ セレクト (CS)
        2. 7.5.2.2 シリアル クロック (SCLK)
        3. 7.5.2.3 シリアル データ入力 (SDI)
        4. 7.5.2.4 シリアル データ出力 (SDO)
      3. 7.5.3 SPI フレーム
      4. 7.5.4 コマンド
        1. 7.5.4.1 レジスタ書き込みコマンド
        2. 7.5.4.2 レジスタ読み取りコマンド
      5. 7.5.5 SPI デイジー チェーン
  9. 8 レジスタ マップ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 入力ドライバ
      2. 9.1.2 アンチエイリアス フィルタ
      3. 9.1.3 基準電圧
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 AVDD1 と AVSS
      2. 9.3.2 AVDD2
      3. 9.3.3 IOVDD
      4. 9.3.4 CAPA および CAPD
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

5.6 タイミング要件

1.65V ≤ IOVDD ≤ 1.95V、動作時周囲温度範囲全体 (特に記述のない限り)
最小値 最大値 単位
クロック
tc(CLKIN) CLKIN 周期 15 2000 ns
tw(CLKINL) パルス幅、CLKIN low 6.5 ns
tw(CLKINH) パルス幅、CLKIN high 6.5 ns
tc(CLK) (1) ADC クロック周期、最大速度モード 29.7 2000 ns
ADC クロック周期、高速度モード 38 2000
ADC クロック周期、中速度モード 76 2000
ADC クロック周期、低速度モード 304 2000
tw(CLKL) パルス幅、CLK Low、最大速度モード 13.2 ns
パルス幅、CLK Low、高速度モード 17
パルス幅、CLK Low、中速度モード 34
パルス幅、CLK Low、低速度モード 128
tw(CLKH) パルス幅、CLK High、最大速度モード 13.2 ns
パルス幅、CLK High、高速度モード 17
パルス幅、CLK High、中速度モード 34
パルス幅、CLK High、低速度モード 128
フレーム同期 (データ ポート)
tc(DCLK) DCLK 期間、スタンドアロン動作 15 ns
DCLK 周期、デイジー チェーン動作 29.7 ns
SPI (構成ポート)
tc(SCLK) SCLK 周期 75 ns
tw(SCL) パルス幅、SCLK low 25 ns
tw(SCH) パルス幅、SCLK high 25 ns
td(CSSC) 遅延時間、CS 立ち下がりエッジから最初の SCLK 立ち上がりエッジまで 20 ns
tsu(DI) セットアップ時間、SDI 有効から SCLK 立ち下がりエッジまで 6 ns
th(DI) ホールド時間、SCLK 立ち下がりエッジから SDI 有効まで 8 ns
td(SCCS) 遅延時間、最後の SCLK 立ち下がりエッジから CS 立ち上がりエッジまで 20 ns
tw(CSH) パルス幅、CS High 20 ns
START ピン
tw(STL) パルス幅、START low 4 tCLK
tw(STH) パルス幅、START high 4 tCLK
tsu(STCL) セットアップ時間、START 立ち上がりエッジから CLKIN 立ち上がりエッジまで(2) 4 ns
th(STCL) ホールド時間、CLKIN 立ち上がりエッジから START 立ち上がりエッジ まで(2) 6 ns
tsu(STFS) セットアップ時間、START 立ち上がりエッジまたは STOP ビットから FSYNC 立ち下がりエッジにより次の変換を停止するまで (スタート / ストップ変換モード) 24 tCLK
RESET ピン
tw(RSL) パルス幅、RESET Low 4 tCLK
(1) fCLK はメイン ADC クロックです。
(2) 同期の不確実性を回避するため、セットアップ時間とホールド時間の仕様の間に START を high に駆動しないようにします。