JAJSWL2 May   2025 ADS117L14 , ADS117L18

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 IMD の測定
    12. 6.12 SFDR の測定
    13. 6.13 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力 (AINP、AINN)
        1. 7.3.1.1 入力レンジ
      2. 7.3.2 リファレンス電圧 (REFP、REFN)
        1. 7.3.2.1 リファレンス電圧の範囲
      3. 7.3.3 クロック動作
        1. 7.3.3.1 クロック分周比
        2. 7.3.3.2 内部発振器
        3. 7.3.3.3 外部クロック
      4. 7.3.4 パワーオン リセット (POR)
      5. 7.3.5 VCM の出力電圧
      6. 7.3.6 GPIO
      7. 7.3.7 変調器
      8. 7.3.8 デジタル フィルタ
        1. 7.3.8.1 広帯域フィルタ
        2. 7.3.8.2 低レイテンシ フィルタ (sinc)
          1. 7.3.8.2.1 Sinc4 フィルタ
          2. 7.3.8.2.2 Sinc4 + Sinc1 カスケード フィルタ
          3. 7.3.8.2.3 Sinc3 フィルタ
          4. 7.3.8.2.4 Sinc3 + Sinc1 フィルタ
    4. 7.4 デバイスの機能モード
      1. 7.4.1 リセット
        1. 7.4.1.1 RESET ピン
        2. 7.4.1.2 SPI レジスタによるリセット
        3. 7.4.1.3 SPI の入力パターンによるリセット
      2. 7.4.2 IDLE モードとスタンバイ モード
      3. 7.4.3 パワーダウン
      4. 7.4.4 速度モード
      5. 7.4.5 同期
        1. 7.4.5.1 同期制御モード
        2. 7.4.5.2 スタート / ストップ制御モード
      6. 7.4.6 変換開始の遅延時間
      7. 7.4.7 較正
        1. 7.4.7.1 オフセット較正レジスタ
        2. 7.4.7.2 ゲイン較正レジスタ
        3. 7.4.7.3 較正手順
      8. 7.4.8 診断
        1. 7.4.8.1 ERROR ピンと ERR_FLAG ビット
        2. 7.4.8.2 SPI の CRC
        3. 7.4.8.3 レジスタ マップの CRC
        4. 7.4.8.4 ADC 誤差
        5. 7.4.8.5 SPI アドレス範囲
        6. 7.4.8.6 SCLK カウンタ
        7. 7.4.8.7 クロック カウンタ
        8. 7.4.8.8 フレーム同期 CRC
        9. 7.4.8.9 セルフ テスト
      9. 7.4.9 フレーム同期データ ポート
        1. 7.4.9.1  データ パケット
        2. 7.4.9.2  データ形式
        3. 7.4.9.3  STATUS_DP ヘッダー バイト
        4. 7.4.9.4  FSYNC ピン
        5. 7.4.9.5  DCLK ピン
        6. 7.4.9.6  DOUTx ピン
        7. 7.4.9.7  DINx ピン
        8. 7.4.9.8  時分割多重化
        9. 7.4.9.9  デイジー チェーン
        10. 7.4.9.10 DOUTx のタイミング
    5. 7.5 プログラミング
      1. 7.5.1 ハードウェア プログラミング
      2. 7.5.2 SPI のプログラミング
        1. 7.5.2.1 チップ セレクト (CS)
        2. 7.5.2.2 シリアル クロック (SCLK)
        3. 7.5.2.3 シリアル データ入力 (SDI)
        4. 7.5.2.4 シリアル データ出力 (SDO)
      3. 7.5.3 SPI フレーム
      4. 7.5.4 コマンド
        1. 7.5.4.1 レジスタ書き込みコマンド
        2. 7.5.4.2 レジスタ読み取りコマンド
      5. 7.5.5 SPI デイジー チェーン
  9. 8 レジスタ マップ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 入力ドライバ
      2. 9.1.2 アンチエイリアス フィルタ
      3. 9.1.3 基準電圧
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 AVDD1 と AVSS
      2. 9.3.2 AVDD2
      3. 9.3.3 IOVDD
      4. 9.3.4 CAPA および CAPD
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.4.9.5 DCLK ピン

DCLK ピンは、DOUTx ピンから変換データをシフトアウトするフレーム同期ポート ビットクロック出力信号です。データは DCLK の立ち下がりエッジで更新され、DCLK の立ち上がりエッジで読み取られます。

DCLK 周波数は、プログラミング可能な分周器によりクロック入力信号から得られます。CLK および DCLK の分周器の詳細については、クロック動作セクションを参照してください。1 回の変換期間でデータを送信するには、DCLK 信号の周波数で十分である必要があります。そうしないと、データは失われます。式 20に、8 チャネルの ADS117L18 の最小 DCLK 周波数の計算方法を示します。

式 20. fDCLK ≥ fDATA · TDM ratio · Data Packet Size

ここで

  • fDATA = データ レート (Hz)。
  • TDM 比率 = 1：8 つのデータ レーン、2：4 つのデータ レーン、4：2 つのデータ レーン、8：１ つデータ レーン。
  • データ パケット = チャネル データ パケットのビット数 (16、24、または 32 ビット)。

fDATA = 200kSPS、TDM 比率 = 2 (4 つのデータ レーン) 、32 ビットのデータ パケットで動作する 8 チャネルの ADS117L18 の例として、最小 DCLK 周波数 = 200kHz·2·32 = 12.8MHz です。DCLK は必要な最小値よりも大きくすることができます。この場合、データ パケット ビットの後に発生する追加ビットは無視されます。4 チャネルの ADS117L14 の場合、fDCLK 式の TDM 比 (データ レーン数に対応) を 2 で除算します。デバイスをデイジー チェーン モードで動作させる場合、fDCLK の式の TDM 比に、チェーン内のデバイス数を乗算します。

表 7-19に、ADS117L18 の CLK および DCLK 周波数の追加例を示します。DCLK および CLK 分周器を使用して、速度モード、データ レート、TDM 比、パケット サイズに基づいて、必要な ADC および DCLK クロック周波数を提供します。

表 7-14 8 チャネル ADS117L18 の DCLK 周波数の例
速度モードデータ レート
(kSPS)		TDM 比パケット サイズ最小 DCLK
(MHz)		CLKIN入力
(MHz)		CLK デバイダ (1) ADC クロック
(MHz)		DCLK デバイダ (1) DCLK 実際の値 (MHz)
最大値1365.322465.53665.536232.768165.536
最大値51212412.28832.768132.768216.384
最大値51242449.15265.536232.768165.536
High40042438.451.2225.6151.2
中速度20043225.625.6212.8125.6
中速度 200 1 32 6.4 12.8 1 12.8 1 12.8
Low5083212.812.843.2112.8
(1) デイジー チェーン動作では、CLK および DCLK 分周器を 1 分周方法にプログラムする必要があります。