JAJSWL2 May   2025 ADS117L14 , ADS117L18

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 IMD の測定
    12. 6.12 SFDR の測定
    13. 6.13 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力 (AINP、AINN)
        1. 7.3.1.1 入力レンジ
      2. 7.3.2 リファレンス電圧 (REFP、REFN)
        1. 7.3.2.1 リファレンス電圧の範囲
      3. 7.3.3 クロック動作
        1. 7.3.3.1 クロック分周比
        2. 7.3.3.2 内部発振器
        3. 7.3.3.3 外部クロック
      4. 7.3.4 パワーオン リセット (POR)
      5. 7.3.5 VCM の出力電圧
      6. 7.3.6 GPIO
      7. 7.3.7 変調器
      8. 7.3.8 デジタル フィルタ
        1. 7.3.8.1 広帯域フィルタ
        2. 7.3.8.2 低レイテンシ フィルタ (sinc)
          1. 7.3.8.2.1 Sinc4 フィルタ
          2. 7.3.8.2.2 Sinc4 + Sinc1 カスケード フィルタ
          3. 7.3.8.2.3 Sinc3 フィルタ
          4. 7.3.8.2.4 Sinc3 + Sinc1 フィルタ
    4. 7.4 デバイスの機能モード
      1. 7.4.1 リセット
        1. 7.4.1.1 RESET ピン
        2. 7.4.1.2 SPI レジスタによるリセット
        3. 7.4.1.3 SPI の入力パターンによるリセット
      2. 7.4.2 IDLE モードとスタンバイ モード
      3. 7.4.3 パワーダウン
      4. 7.4.4 速度モード
      5. 7.4.5 同期
        1. 7.4.5.1 同期制御モード
        2. 7.4.5.2 スタート / ストップ制御モード
      6. 7.4.6 変換開始の遅延時間
      7. 7.4.7 較正
        1. 7.4.7.1 オフセット較正レジスタ
        2. 7.4.7.2 ゲイン較正レジスタ
        3. 7.4.7.3 較正手順
      8. 7.4.8 診断
        1. 7.4.8.1 ERROR ピンと ERR_FLAG ビット
        2. 7.4.8.2 SPI の CRC
        3. 7.4.8.3 レジスタ マップの CRC
        4. 7.4.8.4 ADC 誤差
        5. 7.4.8.5 SPI アドレス範囲
        6. 7.4.8.6 SCLK カウンタ
        7. 7.4.8.7 クロック カウンタ
        8. 7.4.8.8 フレーム同期 CRC
        9. 7.4.8.9 セルフ テスト
      9. 7.4.9 フレーム同期データ ポート
        1. 7.4.9.1  データ パケット
        2. 7.4.9.2  データ形式
        3. 7.4.9.3  STATUS_DP ヘッダー バイト
        4. 7.4.9.4  FSYNC ピン
        5. 7.4.9.5  DCLK ピン
        6. 7.4.9.6  DOUTx ピン
        7. 7.4.9.7  DINx ピン
        8. 7.4.9.8  時分割多重化
        9. 7.4.9.9  デイジー チェーン
        10. 7.4.9.10 DOUTx のタイミング
    5. 7.5 プログラミング
      1. 7.5.1 ハードウェア プログラミング
      2. 7.5.2 SPI のプログラミング
        1. 7.5.2.1 チップ セレクト (CS)
        2. 7.5.2.2 シリアル クロック (SCLK)
        3. 7.5.2.3 シリアル データ入力 (SDI)
        4. 7.5.2.4 シリアル データ出力 (SDO)
      3. 7.5.3 SPI フレーム
      4. 7.5.4 コマンド
        1. 7.5.4.1 レジスタ書き込みコマンド
        2. 7.5.4.2 レジスタ読み取りコマンド
      5. 7.5.5 SPI デイジー チェーン
  9. 8 レジスタ マップ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 入力ドライバ
      2. 9.1.2 アンチエイリアス フィルタ
      3. 9.1.3 基準電圧
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 AVDD1 と AVSS
      2. 9.3.2 AVDD2
      3. 9.3.3 IOVDD
      4. 9.3.4 CAPA および CAPD
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8 レジスタ マップ

表 8-1ADS117L14 および ADS117L18 のレジスタ メモリ マップを示します。メモリ アドレス 02h ～ 10h は、すべてのデバイス チャネルに共通のプログラミングです。アドレス 11h ～ 30h は、デバイスのチャネル 0 ～ 3 に適用されます。アドレス 31h ～ 50h は、デバイスのチャネル 4 ～ 7 に適用されます。リストにないレジスタ アドレスは、書き込むことはできません。

表 8-1 レジスタ マップの概要
アドレス登録リセットビット 7ビット 6ビット 5ビット 4ビット 3ビット 2ビット 1ビット 0
00hDEV_IDxxhDEV_ID[7:0]
01hREV_IDxxhREV_ID[7:0]
02hSTATUS60h予約済みALV_FLAGPOR_FLAGSPI_ERRREG_ERRADC_ERRADDR_ERRSCLK_ERR
03hCLK_CNT00hCLK_CNT[7:0]
04hGPIO_RD00hGPIO_RD[7:0]
05hCRC_MSB00hCRC_MSB[7:0]
06hCRC_LSB00hCRC_LSB[7:0]
07hCONTROL00hRESET[5:0]STARTストップ
08hGEN_CFG100h予約済みDELAY[2:0]VCMREFP_BUFREF_RNG
09hGEN_CFG204h予約済みSTART_MODE[1:0]SPEED_MODE[1:0]STBY_MODE
0AhGEN_CFG3C0hOUT_DRV予約済みCLK_CNT_ENSPI_STAT_ENSPI_ADDR_ENSCLK_CNT_ENSPI_CRC_ENREG_CRC_EN
0BhDP_CFG120hDP_CRC_ENDP_STAT_ENDP_TDM[1:0]予約済みDP_DAISY予約済み
0ChDP_CFG200h予約済みDCLK_DIV[1:0]DOUT_DLY[4:0]
0DhCLK_CFG00h予約済みCLK_SELCLK_DIV[2:0]
0EhGPIO_WR00hGPIO_WR[7:0]
0FhGPIO_DIR00hGPIO_DIR[7:0]
10hGPIO_EN00hGPIO_EN[7:0]
11hCH0_CFG100hCH0_FORMATCH0_MUX[2:0]CH0_INP_RNGCH0_EX_RNGCH0_BUFNCH0_BUFP
12hCH0_CFG200h予約済みCH0_PWDNCH0_FLTR[4:0]
13hCH0_OFS_MSB00hCH0_OFFSET_MSB[7:0]
14hCH0_OFS_MID00hCH0_OFFSET_MID[7:0]
15hCH0_OFS_LSB00hCH0_OFFSET_LSB[7:0]
16hCH0_GAN_MSB40hCH0_GAIN_MSB[7:0]
17hCH0_GAN_MID00hCH0_GAIN_MID[7:0]
18hCH0_GAN_LSB00hCH0_GAIN_LSB[7:0]
19hCH1_CFG100hCH1_FORMATCH1_MUX[2:0]CH1_INP_RNGCH1_EX_RNGCH1_BUFNCH1_BUFP
1AhCH1_CFG200h予約済みCH1_PWDNCH1_FLTR[4:0]
1BhCH1_OFS_MSB00hCH1_OFFSET_MSB[7:0]
1ChCH1_OFS_MID00hCH1_OFFSET_MID[7:0]
1DhCH1_OFS_LSB00hCH1_OFFSET_LSB[7:0]
1EhCH1_GAN_MSB40hCH1_GAIN_MSB[7:0]
1FhCH1_GAN_MID00hCH1_GAIN_MID[7:0]
20hCH1_GAN_LSB00hCH1_GAIN_LSB[7:0]
21hCH2_CFG100hCH2_FORMATCH2_MUX[2:0]CH2_INP_RNGCH2_EX_RNGCH2_BUFNCH2_BUFP
22hCH2_CFG200h予約済みCH2_PWDNCH2_FLTR[4:0]
23hCH2_OFS_MSB00hCH2_OFFSET_MSB[7:0]
24hCH0_OFS_MID00hCH2_OFFSET_MID[7:0]
25hCH2_OFS_LSB00hCH2_OFFSET_LSB[7:0]
26hCH2_GAN_MSB40hCH2_GAIN_MSB[7:0]
27hCH2_GAN_MID00hCH2_GAIN_MID[7:0]
28hCH2_GAN_LSB00hCH2_GAIN_LSB[7:0]
29hCH3_CFG100hCH3_FORMATCH3_MUX[2:0]CH3_INP_RNGCH3_EX_RNGCH3_BUFNCH3_BUFP
2AhCH3_CFG200h予約済みCH3_PWDNCH3_FLTR[4:0]
2BhCH3_OFS_MSB00hCH3_OFFSET_MSB[7:0]
2ChCH3_OFS_MID00hCH3_OFFSET_MID[7:0]
2DhCH3_OFS_LSB00hCH3_OFFSET_LSB[7:0]
2EhCH3_GAN_MSB40hCH3_GAIN_MSB[7:0]
2FhCH3_GAN_MID00hCH3_GAIN_MID[7:0]
30hCH3_GAN_LSB00hCH3_GAIN_LSB[7:0]
31hCH4_CFG100hCH4_FORMATCH4_MUX[2:0]CH4_INP_RNGCH4_EX_RNGCH4_BUFNCH4_BUFP
32hCH4_CFG200h予約済みCH4_PWDNCH4_FLTR[4:0]
33hCH4_OFS_MSB00hCH4_OFFSET_MSB[7:0]
34hCH4_OFS_MID00hCH4_OFFSET_MID[7:0]
35hCH4_OFS_LSB00hCH4_OFFSET_LSB[7:0]
36hCH4_GAN_MSB40hCH4_GAIN_MSB[7:0]
37hCH4_GAN_MID00hCH4_GAIN_MID[7:0]
38hCH4_GAN_LSB00hCH4_GAIN_LSB[7:0]
39hCH5_CFG100hCH5_FORMATCH5_MUX[2:0]CH5_INP_RNGCH5_EX_RNGCH5_BUFNCH5_BUFP
3AhCH5_CFG200h予約済みCH5_PWDNCH5_FLTR[4:0]
3BhCH5_OFS_MSB00hCH5_OFFSET_MSB[7:0]
3ChCH5_OFS_MID00hCH5_OFFSET_MID[7:0]
3DhCH5_OFS_LSB00hCH5_OFFSET_LSB[7:0]
3EhCH5_GAN_MSB40hCH5_GAIN_MSB[7:0]
3FhCH5_GAN_MID00hCH5_GAIN_MID[7:0]
40hCH5_GAN_LSB00hCH5_GAIN_LSB[7:0]
41hCH6_CFG100hCH6_FORMATCH6_MUX[2:0]CH6_INP_RNGCH6_EX_RNGCH6_BUFNCH6_BUFP
42hCH6_CFG200h予約済みCH6_PWDNCH6_FLTR[4:0]
43hCH6_OFS_MSB00hCH6_OFFSET_MSB[7:0]
44hCH6_OFS_MID00hCH6_OFFSET_MID[7:0]
45hCH6_OFS_LSB00hCH6_OFFSET_LSB[7:0]
46hCH6_GAN_MSB40hCH6_GAIN_MSB[7:0]
47hCH6_GAN_MID00hCH6_GAIN_MID[7:0]
48hCH6_GAN_LSB00hCH6_GAIN_LSB[7:0]
49hCH7_CFG100hCH7_FORMATCH7_MUX[2:0]CH7_INP_RNGCH7_EX_RNGCH7_BUFNCH7_BUFP
4AhCH7_CFG200h予約済みCH7_PWDNCH7_FLTR[4:0]
4BhCH7_OFS_MSB00hCH7_OFFSET_MSB[7:0]
4ChCH7_OFS_MID00hCH7_OFFSET_MID[7:0]
4DhCH7_OFS_LSB00hCH7_OFFSET_LSB[7:0]
4EhCH7_GAN_MSB40hCH7_GAIN_MSB[7:0]
4FhCH7_GAN_MID00hCH7_GAIN_MID[7:0]
50hCH7_GAN_LSB00hCH7_GAIN_LSB[7:0]

表 8-2に、このセクションのアクセス タイプ コードを示します。

表 8-2 レジスタ アクセス タイプ コード
アクセス タイプ表記説明
RR読み取り専用
WW書き込み専用
W1CW1C1 を書き込むことでクリア
R/WR/W読み出しまたは書き込み

8.1 DEV_ID レジスタ (アドレス = 00h) [リセット = 04h または 06h]

表 8-3 に、DEV_ID を示します。

表 8-3 DEV_ID レジスタの説明
ビットフィールドタイプリセット説明
7-0DEV_ID[7:0]R00000xx0bデバイス識別番号。
00000101b = ADS117L14
00000111b = ADS117L18

8.2 REV_ID レジスタ (アドレス = 01h) [リセット = xxh]

表 8-4 に、REV_ID を示します。

表 8-4 REV_ID レジスタの説明
ビットフィールドタイプリセット説明
7-0REV_ID[7:0]Rxxxxxxxxbダイのリビジョン番号。
ダイのリビジョン番号は、デバイスの製造中に事前の予告なく変更される可能性があります。

8.3 STATUS レジスタ (アドレス = 02h) [リセット = 60h]

図 8-51 に、STATUS を示し、表 8-23 に、その説明を示します。

図 8-1 STATUS レジスタ
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予約済みALV_FLAGPOR_FLAGSPI_ERRREG_ERRADC_ERRADDR_ERRSCLK_ERR
R-0bR/W1C-1bR/W1C-1bR/W1C-0bR/W1C-0bR-0bR/W1C-0bR/W1C-0b
表 8-5 STATUS レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0b予約済み
6ALV_FLAGR/W1C1bアナログ電源低電圧フラグ。
このビットは、アナログ電源の低電圧状態を示します。1b を書き込むとフラグがリセットされ、次に低電圧状態が発生したことが検出されます。
0b = フラグが最後にクリアされたときからイベントなし
1b = アナログ電源低電圧が検出された
5POR_FLAGR/W1C1bパワーオン リセット フラグ。
このビットは、IOVDD 電源のパワーオンまたはブラウンアウトのとき、またはユーザー リセット動作によって、デバイスがリセットされたことを示します。1b を書き込むとフラグがリセットされ、次にデバイス リセットが発生したことが検出されます。
0b = フラグが最後にクリアされたときからリセットが起きていない
1b = リセットが起きた
4SPI_ERRR/W1C0bSPI の CRC エラー。
このビットは、SPI CRC エラーが検出されたことを示します。このレジスタを除くと、ビットがセットされているとき、レジスタへの書き込み動作がブロックされます。1b を書き込んでビットをクリアします。CRC 検証は、SPI_CRC_EN ビットによってイネーブルされます。
0b = エラーなし
1b = SPI CRC エラー
3REG_ERRR/W1C0bレジスタ マップの CRC エラー。
このビットは、レジスタ マップの CRC エラーを示します。ユーザーは、両方のデバイスのアドレス 08h ～ 50h で計算された 16 ビット CRC 値を CRC_MSB および CRC_LSB レジスタに書き込みます。CRC 値を修正してエラーをクリアし、1b を書き込んでビットをクリアします。レジスタ マップの CRC 検証は、REG_CRC_EN レジスタ ビットによってイネーブルされます。
0b = エラーなし
1b = レジスタ マップの CRC エラー
2ADC_ERRR0bADC エラー。
このビットは、内部 ADC エラーを示します。デバイスをリセットするか、パワー サイクルを実行してエラーをクリアします。
0b = エラーなし
1b = ADC エラー
1ADDR_ERRR/W1C0bSPI レジスタ アドレス エラー。
このビットは、無効なレジスタ読み取りまたは書き込みアドレスを示します。両方のデバイスの有効なアドレス範囲は 00h ～ 50h です。エラーが設定されると、STATUS レジスタを除いて、レジスタ書き込み動作がブロックされます。1b を書き込んでエラーをクリアします。アドレス エラー チェックは、SPI_ADDR_EN = 1b を設定することで有効化されます。
0b = エラーなし
1b = レジスタ読み取り/書き込みアドレスが無効です
0SCLK_ERRR/W1C0bSPI SCLK カウント エラー。
このビットは、SCLK サイクル数が 8 の倍数ではなかったことを示します。STATUS レジスタを除き、フラグがセットされると、レジスタへの書き込み動作がブロックされます。1b を書き込んでエラーをクリアします。SCLK カウントのエラー チェックは、SCLK_CNT_EN = 1b を設定することでイネーブルされます。
0b = エラーなし
1b = SCLK クロック サイクル数は 8 の倍数ではない

8.4 CLK_CNT レジスタ (アドレス = 03h) [リセット = 00h]

表 8-6 に、CLK_CNT を示します。

表 8-6 CLK_CNT レジスタの説明
ビットフィールドタイプリセット説明
7-0CLK_CNT[7:0]R00000000bクロック カウント値レジスタ。
このレジスタは、ADC クロックのカウンタです。このカウンタは、fCLK/32 のレートで CLK_DIV[2:0] 設定で除算したレートでインクリメントします。既知の間隔でレジスタを読み出して ADC クロック周波数を確認します。クロックの数は、CLK_CNT_EN レジスタ ビットでイネーブルされます。イネーブルにすると、カウンタ値は 00h にリセットされます。ディセーブル時、カウント値は 00h です。

8.5 GPIO_RD レジスタ (アドレス = 04h) [リセット = 00h]

図 8-2 に、GPIO_RD を示し、表 8-7 に、その説明を示します。

図 8-2 GPIO_RD レジスタ
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GPIO_RD7GPIO_RD6GPIO_RD5GPIO_RD4GPIO_RD3GPIO_RD2GPIO_RD1GPIO_RD0
R-0bR-0bR-0bR-0bR-0bR-0bR-0bR-0b
表 8-7 GPIO_RD レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0GPIO_RD[7:0]R00000000bGPIO 読み取りデータ レジスタ。
これらのビットは、GPIO の読み出し値です。GPIO が出力としてプログラムされている場合、返される値は GPIO ピンからです。

8.6 CRC_MSB、CRC_LSB レジスタ (アドレス = 05h、06h) [リセット = 00h]

表 8-8に、CRC レジスタを示します。

表 8-8 CRC レジスタの説明
名称アドレスタイプリセット説明
CRC_MSB
CRC_LSB		5h
6h		R/W
R/W		00h
00h		2 バイト レジスタ マップの CRC 値。
16 ビットの CRC値 を書き込みます。レジスタ範囲 08h ～ 50h で計算されます。レジスタ マップの CRC チェックは、REG_CRC_EN ビットによってイネーブルされます。CRC エラーは STATUS レジスタの REG_ERR ビットに報告されます。

8.7 CONTROL レジスタ (アドレス = 07h) [リセット = 00h]

図 8-3 に、CONTROL を示し、表 8-9 に、その説明を示します。

図 8-3 CONTROL レジスタ
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RESET[5:0]STARTストップ
R/W-000000bR/W-0bR/W-0b
表 8-9 CONTROL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-2RESET[5:0]R/W000000bソフトウェア リセット。
ADC をリセットするには、010110b の値を書き込みます。同じ書き込み動作で、START ビットまたは STOP ビットも 0b になっていることを確認します。これらのビットは自動的にクリアされ、常に 000000b を読み取ります。
1STARTR/W0b変換を開始します。
1b を書き込んで、チャネル変換を開始します。このビットは、進行中の変換も再開します。STOP ビットに 1b が書き込まれるまで、変換が続行されます。このビットは、書き込まれると自動的にクリアされるため、読み出し値は常に 0b です。このビットは同期制御モードでは機能しません。
0b = 動作なし
1b = 変換を開始または再開
0ストップR/W0b変換を停止します。
1b を書き込むことで、チャネル変換を停止します。このビットは、書き込まれると自動的にクリアされるため、読み出し値は常に 0b です。このビットは同期制御モードでは機能しません。
0b = 動作なし
1b = すべてのチャネルで変換を停止

8.8 GEN_CFG1 レジスタ (アドレス = 08h) [リセット = 00h]

図 8-4 に、GEN_CFG1 を示し、表 8-10 に、その説明を示します。

図 8-4 GEN_CFG1 レジスタ
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予約済みDELAY[2:0]VCMREFP_BUFREF_RNG
R-00bR/W-000bR/W-0bR/W-0bR/W-0b
表 8-10 GEN_CFG1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR00b予約済み。
5-3DELAY[2:0]R/W000b変換開始遅延時間の選択。
START を high にした後（または START ビットを設定した後）、変換開始遅延時間を fMOD サイクル数で選択します。
000b = 0
001b = 4
010b = 8
011b = 16
100b = 32
101b = 128
110b = 512
111b = 1024
2VCMR/W0b同相電圧出力イネーブル。
このビットは、VCM ピンの同相電圧出力をイネーブルします。VCM 出力電圧は (AVDD1 + AVSS)/2 に等しくなります。
0b = ディセーブル
1b = イネーブル
1REFP_BUFR/W0bリファレンスの正のバッファ イネーブル。
このビットは、すべてのチャネルの REFP プリチャージ バッファをイネーブルします。
0b = ディセーブル
1b = イネーブル
0REF_RNGR/W0b電圧リファレンス範囲の選択。
このビットは、リファレンス入力の low または high の電圧動作範囲を選択します。実際の基準電圧と一致するように範囲をプログラムします。
0b = 低電圧のリファレンス範囲
1b = 高電圧のリファレンス範囲

8.9 GEN_CFG2 レジスタ (アドレス = 09h) [リセット = 04h]

図 8-5 に、GEN_CFG2 を示し、表 8-11 に、その説明を示します。

図 8-5 GEN_CFG2 レジスタ
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予約済みSTART_MODE[1:0]SPEED_MODE[1:0]STBY_MODE
R-000bR/W-00bR/W-10bR/W-0b
表 8-11 GEN_CFG2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5予約済みR000b予約済み
4-3START_MODE[1:0]R/W00bSTART モードの選択。
これらのビットは、START ピンの機能モードをプログラムします。詳細については、同期セクションを参照してください。
00b = スタート/ストップ制御モード
01b = 予約済み
10b = 同期制御モード
11b = 予約済み
2-1SPEED_MODE[1:0]R/W10b速度モードの選択。
これらのビットは、デバイスの速度モードをプログラムします。
00b=低速度モード (fCLK = 3.2MHz)
01b=中速度モード (fCLK = 12.8MHz)
10b=高速度モード (fCLK = 25.6MHz)
11b=最高速度モード (fCLK = 32.768MHz)
0STBY_MODER/W0bスタンバイ モードの選択。
このビットは、変換が停止したときスタンバイ モードをイネーブルします。スタンバイ モードでは、アイドル モードに比べて消費電力を低減できます。
0b = アイドル モード、デバイスは完全に電源供給
1b = スタンバイ モード、チャネルのアナログ セクションはパワーダウン

8.10 GEN_CFG3 レジスタ (アドレス = 0Ah) [リセット = 80h]

図 8-6 に、GEN_CFG3 を示し、表 8-12 に、その説明を示します。

図 8-6 GEN_CFG3 レジスタ
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OUT_DRV予約済みCLK_CNT_ENSPI_STAT_ENSPI_ADDR_ENSCLK_CNT_ENSPI_CRC_ENREG_CRC_EN
R/W-1bR-1bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0b
表 8-12 GEN_CFG3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7OUT_DRVR/W1bデジタル出力ドライブの選択。
デジタル出力ドライバの強度を選択します。駆動強度が最大になると、出力信号のスルー レートが増加します。
0b = フルパワー ドライバ強度
1b = ハーフパワー ドライバ強度
6予約済みR1b予約済み
5CLK_CNT_ENR/W0bクロック カウンタのイネーブル。
このビットは、ADC クロック カウンタ レジスタをイネーブルします。
0b = ディセーブル
1b = イネーブル
4SPI_STAT_ENR/W0bSPI ステータス バイト出力イネーブル。
このビットは、SPI 出力のステータス レジスタの値をイネーブルにします。
0b = ディセーブル
1b = イネーブル
3SPI_ADDR_ENR/W0bSPI レジスタ アドレス イネーブル。
このビットは、SPI アドレス検証をイネーブルします。レジスタの読み出しまたは書き込みアドレスが無効な場合、STATUS レジスタの ADDR_ERR ビットがセットされます。
0b = ディセーブル
1b = イネーブル
2SCLK_CNT_ENR/W0bSCLK カウントがイネーブル。
このビットは、SPI SCLK カウント検証をイネーブルします。1 フレーム内の SCLK サイクル数が 8 の倍数でない場合、STATUS レジスタの SCLK_ERR ビットがセットされます。
0b = ディセーブル
1b = イネーブル
1SPI_CRC_ENR/W0bSPI CRC イネーブル。
このビットは、SPI CRC 出力バイトと入力データ CRC チェックをイネーブルします。入力 CRC にエラーがある場合、STATUS バイトの SPI_ERR ビットが設定されます。エラーをクリアするには、SPI_ERR ビットに 1b を書き込みます。
0b = ディセーブル
1b = イネーブル
0REG_CRC_ENR/W0bレジスタ マップの CRC イネーブル。
このビットは、レジスタ マップの CRC エラー検証をイネーブルします。CRC 値が正しくない場合、STATUS バイトの REG_ERR ビットが設定されます。
0b = ディセーブル
1b = イネーブル

DP_CFG1 レジスタ (アドレス = 0Bh) [リセット = 20h]

図 8-7 に、DP_CFG1 を示し、表 8-13 に、その説明を示します。

図 8-7 DP_CFG1 レジスタ
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DP_CRC_ENDP_STAT_ENDP_TDM[1:0]予約済みDP_DAISY予約済み
R/W-0bR/W-0bR/W-10bR-00bR/W-0bR-0b
表 8-13 DP_CFG1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7DP_CRC_ENR/W0bデータ ポート CRC バイトイ ネーブル。
このビットは、データ ポート CRC バイトをイネーブルします。CRC バイトは、チャネル データの末尾に追加されます。
0b = ディセーブル
1b = イネーブル
6DP_STAT_ENR/W0bデータ ポートのステータス バイト イネーブル。
このビットは、データ ポートのステータス バイトをイネーブルします。STATUS バイトは、チャネル データの先頭に接頭辞が付けられます。
0b = ディセーブル
1b = イネーブル
5-4DP_TDM[1:0]R/W10bデータ ポートの時分割多重化 (TDM) 構成。
これらのビットはデータ レーンの数を選択します。詳細については、時分割多重化セクションを参照してください。
00b = 1 つのデータ レーン
01b = 1 つのデータ レーン (ADS117L14) / 2 つのデータ レーン (ADS117L18)
10b = 2 つのデータ レーン (ADS117L14) / 4 つのデータ レーン (ADS117L18)
11b = 4 つのデータ レーン (ADS117L14) / 8 つのデータ レーン (ADS117L18)
3-2予約済みR00b予約済み。
1DP_DAISYR/W0bデータ ポート デイジー チェーン モード。
このビットは、デイジー チェーンまたは反復データ モードを選択します。
0b = TDM データ モード。DINx データはシフトインされ、元のチャネル データに追加されます。
1b = 反復データ モード。元のチャネル データが繰り返され、DINx データは無視されます。
0予約済みR0b予約済み。

8.11 DP_CFG2 レジスタ (アドレス = 0Ch) [リセット = 00h]

図 8-8 に、DP_CFG2 を示し、表 8-14 に、その説明を示します。

図 8-8 DP_CFG2 レジスタ
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予約済みDCLK_DIV[1:0]DOUT_DLY[4:0]
R-0bR/W-00bR/W-00000b
表 8-14 DP_CFG2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0b予約済み
6-5DCLK_DIV[1:0]R/W00bデータ ポート DCLK 周波数分周器。
これらのビットはフレーム同期DCLK周波数を選択します。
00b = 10 で分周
01b = 2 で分周
10b = 4 で分周
11b = 8 で分周
4-0DOUT_DLY[4:0]R/W00000bデータ ポート DOUTx 遅延。
これらのビットは、DCLK および FSYNC 信号に対する DOUTx 信号の遅延または前進を選択します。正の値は DOUTx 信号に進み、負の値は DOUTx 信号に遅延します。ビットの重みは約 0.3ns です。詳細については、「データ ポート オフセット タイミング」セクションを参照してください。

8.12 CLK_CFG レジスタ (アドレス = 0Dh) [リセット = 00h]

図 8-9 に、CLK_CFG を示し、表 8-15 に、その説明を示します。

図 8-9 CLK_CFG レジスタ
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予約済みCLK_SELCLK_DIV[2:0]
R-0000bR/W-0bR/W-000b
表 8-15 CLK_CFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0000b予約済み。
3CLK_SELR/W0bADC クロックの選択。
このビットは、内部発振器または外部クロック動作を選択します。
0b = 内部発振器
1b = 外部クロック
2-0CLK_DIV[2:0]R/W000bADC のクロック分周器。
これらのビットは、外部クロックと内部発振器の両方のクロック信号分周器を選択します。
000b = 1 で分周
001b = 2 で分周
010b = 3 で分周
011b = 4 で分周
100b - 111b = 8 で分周

8.13 GPIO_WR レジスタ (アドレス = 0Eh) [リセット = 00h]

図 8-10 に、GPIO_WR を示し、表 8-16 に、その説明を示します。

図 8-10 GPIO_WR レジスタ
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GPIO_WR7GPIO_WR6GPIO_WR5GPIO_WR4GPIO_WR3GPIO_WR2GPIO_WR1GPIO_WR0
R/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0b
表 8-16 GPIO_WR レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0GPIO_WR[7:0]R/W00000000bGPIO 書き込みデータ。
このレジスタは、GPIO 書き込みデータ レジスタです。GPIO ピンの方向を出力モードに設定して、値を書き込む。GPIO データを読み取るには、GPIO_RD レジスタを参照してください。
0b = GPIO ピンは low に駆動される
1b = GPIO ピンは high に駆動される

8.14 GPIO_DIR レジスタ (アドレス = 0Fh) [リセット = 00h]

図 8-11 に、GPIO_DIR を示し、表 8-17 に、その説明を示します。

図 8-11 GPIO_DIR レジスタ
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GPIO_DIR7GPIO_DIR6GPIO_DRI5GPIO_DIR4GPIO_DIR3GPIO_DIR2GPIO_DIR1GPIO_DIR0
R/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0b
表 8-17 GPIO_DIR レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0GPIO_DIR[7:0]R/W00000000bGPIO の方向。
このレジスタは、GPIO の方向を入力または出力としてプログラムします。
0b = GPIO ピンは出力
1b = GPIO ピンは入力

8.15 GPIO_EN レジスタ (アドレス = 10h) [リセット = 00h]

図 8-12 に、GPIO_EN を示し、表 8-18 に、その説明を示します。

図 8-12 GPIO_EN レジスタ
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GPIO_EN7GPIO_EN6GPIO_EN5GPIO_EN4GPIO_EN3GPIO_EN2GPIO_EN1GPIO_EN0
R/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0b
表 8-18 GPIO_EN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0GPIO_EN[7:0]R/W00000000bGPIO イネーブル。
このレジスタにより、各ピンの GPIO 機能がイネーブルになります。イネーブルのとき、GPIO ピンの機能は他のピン機能よりも優先されます。
0b = GPIO ピンがディセーブル
1b = GPIO ピンがイネーブル

8.16 Chn_CFG1 レジスタ (アドレス = チャネル番号×08h + 11h) [リセット = 00h]

チャネル n 構成 1 のレジスタ アドレスを表 8-19に示します。レジスタ ビット マップを図 8-13 に示し、説明を表 8-20 に示します。

表 8-19 CHn_CFG1 レジスタ アドレス
名称説明アドレス
CH0_CFG1チャネル 0 構成 111h
CH1_CFG1チャネル 1 構成 119h
CH2_CFG1チャネル 2 構成 121h
CH3_CFG1チャネル 3 構成 129h
CH4_CFG1チャネル 4 構成 131h
CH5_CFG1チャネル 5 構成 139h
CH6_CFG1チャネル 6 構成 141h
CH7_CFG1チャネル 7 構成 149h
図 8-13 CHn_CFG1 レジスタ
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CHn_FORMATCHn_MUX[2:0]CHn_INP_RNGCHn_EX_RNGCHn_BUFNCHn_BUFP
R/W-0bR/W-000bR/W-0bR/W-0bR/W-0bR/W-0b
表 8-20 CHn_CFG1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7CHn_FORMATR/W0bデータ形式。
このビットは、データ形式を選択します。
0b = 正および負の信号の 2 の補数形式
1b = 正の信号のみのストレート バイナリ形式
6-4CHn_MUX[2:0]R/W000bチャネル入力マルチプレクサの選択。
これらのビットは、信号入力または入力テスト モードのいずれかを選択します。詳細については、アナログ入力 (AINP、AINN)セクションを参照してください。
000b = 通常入力極性
001b = 逆入力極性
010b = オフセットとノイズのテスト：内部電源の中間電圧への短絡
011b = AINP への CMRR テスト
100b = AINN への CMRR テスト
101b = –FS テスト
110b= + FS テスト
111b = +FS テスト
3CHn_INP_RNGR/W0bチャネル入力範囲の選択。
このビットは、1x または 2x の入力範囲を選択します。詳細については、「入力レンジ」セクションを参照してください。
0b = 1x の入力範囲
1b = 2x の入力範囲
2CHn_EX_RNGR/W0bチャネル拡張入力範囲の選択。
このビットは、入力範囲を 25% 拡張します。詳細については、「入力レンジ」セクションを参照してください。
0b = ディセーブル
1b = イネーブル： FS 範囲は 25% 拡張されています
1CHn_BUFNR/W0bチャネル アナログ入力の負のバッファ イネーブル。
このビットは、チャネル AINN プリチャージ バッファをイネーブルします。
0b = ディセーブル
1b = イネーブル
0CHn_BUFPR/W0bチャネル アナログ入力の正のバッファ イネーブル。
このビットは、チャネル AINP プリチャージ バッファをイネーブルします。
0b = ディセーブル
1b = イネーブル

8.17 CHn_CFG2 レジスタ (アドレス = チャネル番号×08h + 12h) [リセット = 00h]

チャネル n 構成 2 のレジスタ アドレスを表 8-21に示します。レジスタ ビット マップを図 8-14 に示し、説明を表 8-22 に示します。

表 8-21 CHn_CFG2 レジスタ アドレス
名称レジスタの説明アドレス
CH0_CFG2チャネル 0 構成 212h
CH1_CFG2チャネル 1 構成 21Ah
CH2_CFG2チャネル 2 構成 222h
CH3_CFG2チャネル 3 構成 22Ah
CH4_CFG2チャネル 4 構成 232h
CH5_CFG2チャネル 5 構成 23Ah
CH6_CFG2チャネル 6 構成 242h
CH7_CFG2チャネル 7 構成 24Ah
図 8-14 CHn_CFG2 レジスタ
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予約済みCHn_PWDNCHn_FLTR[4:0]
R-00bR/W-0bR/W-00000b
表 8-22 CHn_CFG2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR00b予約済み。
5CHn_PWDNR/W0bチャネル パワーダウン モードの選択。
設定すると、ADC チャネルの電源がオフになります。パワーダウンすると、チャネル データは最後に残りのデータになります。
0b = アクティブ
1b = 電源オフ
4-0CHn_FLTR[4:0]R/W00000bチャネルのデジタル フィルタとデータレートの選択。
これらのビットは、各チャネルのデジタル フィルタとデータレートを構成します。チャネル間のデータ レートは、2 のべき乗で関連付けられる必要があります。このデバイスには、広帯域、sinc4、sinc4+sinc1、sinc3、sinc3 + sinc1 の 5 つのフィルタ構成があります。OSR に対応するデータ レートについては、デジタル フィルタセクションを参照してください。
00000b = 広帯域：OSR = 32
00001b = 広帯域： OSR = 64
00010b = 広帯域： OSR = 128
00011b = 広帯域： OSR = 256
00100b = 広帯域： OSR = 512
00101b = 広帯域： OSR = 1024
00110b = 広帯域： OSR = 2048
00111b = 広帯域： OSR = 4096
01000b = Sinc4： OSR = 12
01001b = Sinc4： OSR = 16
01010b = Sinc4： OSR = 24
01011b = Sinc4： OSR = 32
01100b = Sinc4： OSR = 64
01101b = Sinc4： OSR = 128
01110b = Sinc4： OSR = 256
01111b = Sinc4： OSR = 512
10000b = Sinc4： OSR = 1024
10001b = Sinc4： OSR = 2048
10010b = Sinc4： OSR = 4096
10011b = Sinc4： OSR = 32 + sinc1：OSR = 2
10100b = Sinc4： OSR = 32 + sinc1：OSR = 4
10101b = Sinc4： OSR = 32 + sinc1：OSR = 10
10110b = Sinc4： OSR = 32 + sinc1：OSR = 20
10111b = Sinc4： OSR = 32 + sinc1：OSR = 40
11000b = Sinc4： OSR = 32 + sinc1：OSR = 100
11001b = Sinc4： OSR = 32 + sinc1：OSR = 200
11010b = Sinc4： OSR = 32 + sinc1：OSR = 400
11011b = Sinc4： OSR = 32 + sinc1：OSR = 1000
11100b = Sinc3： OSR = 26667
11101b = Sinc3： OSR = 32000
11110b = Sinc3： OSR = 32000 + sinc1：OSR = 3
11111b = Sinc3： OSR = 32000 + sinc1：OSR = 5

8.18 Chnn オフセット レジスタ [オフセット = 000000h]

表 8-23に、チャネル n のオフセット レジスタを示します。

表 8-23 CHn オフセット レジスタの説明
名称アドレスタイプリセット説明
MSBMIDLSB
チャネル 0 のオフセット13h14h15hR/W000000h3 バイトのオフセット ワード。
3 つのレジスタにより、各チャネルの 24 ビットのオフセット較正ワードを形成します。オフセット値は 2 の補数表現で、変換結果から減算されます。オフセット演算は、ゲイン演算よりも先に行われます。変換データは、オフセット値に合わせて左揃えになります。
チャネル 1 のオフセット1Bh1Ch1Dh
チャネル 2 のオフセット23h24h25h
チャネル 3 のオフセット2Bh2Ch2Dh
チャネル 4 のオフセット33h34h35h
チャネル 5 のオフセット3Bh3Ch3Dh
チャネル 6 のオフセット43h44h45h
チャネル 7 のオフセット4Bh4Ch4Dh

8.19 CHn ゲイン レジスタ[リセット = 400000h]

表 8-24に、チャネル n ゲイン レジスタを示します。

表 8-24 CHn ゲイン レジスタの説明
名称アドレスタイプリセット説明
MSBMIDLSB
チャネル 0 ゲイン16h17h18hR/W400000hこれらのレジスタは 3 バイトのゲイン レジスタです。
3 つのレジスタにより、各チャネルの 24 ビットのゲイン較正ワードを形成します。ゲイン値はストレート バイナリ表現で、ゲイン=1 について 400000h に正規化されています。オフセット動作の後、変換データに GAIN[23:0] / 400000h を掛けます。
チャネル 1 ゲイン1Eh1Fh20h
チャネル 2 ゲイン26h27h28h
チャネル 3 ゲイン2Eh2Fh30h
チャネル 4 ゲイン36h37h38h
チャネル 5 ゲイン3Eh3Fh40h
チャネル 6 ゲイン46h47h48h
チャネル 7 ゲイン4Eh4Fh50h