GERU007B June   2015  – March 2025

 

  1.   1
  2.   Beschreibung
  3.   Ressourcen
  4.   Merkmale
  5.   Anwendungen
  6.   6
  7. Systembeschreibung
    1. 1.1 Design-Übersicht
    2. 1.2 Analoger inkrementelle Sin/Cos-Encoder
      1. 1.2.1 Sin/Cos-Encoder-Ausgangssignale
      2. 1.2.2 Beispiele für elektrische Sin/Cos-Encoder-Parameter
    3. 1.3 Methode zur Berechnung der hochauflösenden Position mit Sin/Cos-Encodern
      1. 1.3.1 Theoretischer Ansatz
        1. 1.3.1.1 Übersicht
        2. 1.3.1.2 Berechnung des Winkels mit grober Auflösung
        3. 1.3.1.3 Berechnung des Winkels mit feiner Auflösung
        4. 1.3.1.4 Berechnung des interpolierten hochauflösenden Winkels
        5. 1.3.1.5 Praktische Implementierung für nicht ideale Synchronisation
        6. 1.3.1.6 Überlegungen zu Auflösung, Genauigkeit und Geschwindigkeit
    4. 1.4 Auswirkungen von Sin/Cos-Encoder-Parametern auf die Spezifikation analoger Schaltkreise
      1. 1.4.1 Überlegungen zum Design der analogen Signalkette für die Phaseninterpolation
      2. 1.4.2 Systemdesign der Komparatorfunktion für inkrementelle Anzahl
  8. Designmerkmale
    1. 2.1 Sin/Cos-Encoder-Schnittstelle
    2. 2.2 Hostprozessor-Schnittstelle
    3. 2.3 Evaluierungs-Firmware
    4. 2.4 Power-Management
    5. 2.5 EMV-Störfestigkeit
  9. Blockschaltbild
  10. Schaltkreisdesign und Komponentenauswahl
    1. 4.1 Analoge Signalkette
      1. 4.1.1 Hochauflösender Signalweg mit 16-Bit-Doppelabtastungs-ADC
        1. 4.1.1.1 Komponentenauswahl
        2. 4.1.1.2 Eingangssignalabschluss und -schutz
        3. 4.1.1.3 Differenzialverstärker THS4531A und 16-Bit-ADC ADS8354
      2. 4.1.2 Analoger Signalweg mit unsymmetrischem Ausgang für MCU mit eingebettetem ADC
      3. 4.1.3 Komparator-Subsystem für die digitalen Signale A, B und R
        1. 4.1.3.1 Nicht invertierender Komparator mit Hysterese
    2. 4.2 Power-Management
      1. 4.2.1 24-V-Eingang auf 6-V-Zwischenschiene
      2. 4.2.2 Encoder-Versorgung
      3. 4.2.3 Signalketten-Stromversorgung 5 V und 3,3 V
    3. 4.3 Hostprozessor-Schnittstelle
      1. 4.3.1 Signalbeschreibung
      2. 4.3.2 Hochauflösender Pfad unter Verwendung des 16-Bit-Dual-ADC ADS8354 mit seriellem Ausgang
        1. 4.3.2.1 Ausgabedatenformat des Vollausschlagsbereichs von ADS8354
        2. 4.3.2.2 Serielle Datenschnittstelle von ADS8354
        3. 4.3.2.3 Wandlungsdaten von ADS8354 lesen
        4. 4.3.2.4 Registerkonfiguration für ADS8354
    4. 4.4 Encoder-Anschluss
    5. 4.5 Design-Upgrades
  11. Softwaredesign
    1. 5.1 Übersicht
    2. 5.2 C2000-Piccolo-Firmware
    3. 5.3 Benutzerschnittstelle
  12. Erste Schritte
    1. 6.1 TIDA-00176-Platinen-Übersicht
    2. 6.2 Anschlüsse und Jumpereinstellungen
      1. 6.2.1 Übersicht über Anschlüsse und Jumper
      2. 6.2.2 Standard-Jumperkonfiguration
    3. 6.3 Design-Evaluierung
      1. 6.3.1 Voraussetzungen
      2. 6.3.2 Hardware-Einrichtung
      3. 6.3.3 Software-Einrichtung
      4. 6.3.4 Benutzerschnittstelle
  13. Prüfergebnisse
    1. 7.1 Analoge Leistungstests
      1. 7.1.1 Hochauflösender Signalweg
        1. 7.1.1.1 Bode-Diagramm des Analogpfads vom Encoder-Anschluss bis zum ADS8354-Eingang
        2. 7.1.1.2 Leistungsdiagramme (DFT) für den gesamten hochauflösenden Signalweg
        3. 7.1.1.3 Hintergrundinformationen zu AC-Leistungsdefinitionen für ADCs
      2. 7.1.2 Analoger Differential-to-single-ended-Signalweg
      3. 7.1.3 Komparator-Subsystem mit digitalen Ausgangssignalen ATTL, BTTL und RTTL
    2. 7.2 Stromversorgungstests
      1. 7.2.1 24-V-DC/DC-Eingangsversorgung
        1. 7.2.1.1 Lastleitungsregelung
        2. 7.2.1.2 Ausgangsspannungswelligkeit
        3. 7.2.1.3 Schaltknoten und Schaltfrequenz
        4. 7.2.1.4 Wirkungsgrad
        5. 7.2.1.5 Bode-Diagramm
        6. 7.2.1.6 Thermisches Diagramm
      2. 7.2.2 Ausgangsspannung der Encoder-Stromversorgung
      3. 7.2.3 5-V- und 3,3-V-Point-of-Load
    3. 7.3 Systemleistung
      1. 7.3.1 Sin/Cos-Encoder-Ausgangssignal-Emulation
        1. 7.3.1.1 Ein-Perioden-Test (inkrementelle Phase)
        2. 7.3.1.2 Ein mechanischer Umdrehungstest bei maximaler Geschwindigkeit
    4. 7.4 Sin/Cos-Encoder-Systemtests
      1. 7.4.1 Nullindex-Marker R
      2. 7.4.2 System-Funktionstests
    5. 7.5 EMV-Testergebnis
      1. 7.5.1 Testeinrichtung
      2. 7.5.2 ESD-Prüfergebnisse nach IEC 61000-4-2
      3. 7.5.3 EFT-Prüfergebnisse nach IEC 61000-4-4
      4. 7.5.4 Stoßspannungsprüfungsergebnisse nach IEC 61000-4-5
  14. Designdateien
    1. 8.1 Schaltpläne
    2. 8.2 Stückliste
    3. 8.3 PCB-Layout-Richtlinien
      1. 8.3.1 Platinenschichtdiagramme
    4. 8.4 Altium-Projekt
    5. 8.5 Gerber-Dateien
    6. 8.6 Softwaredateien
  15. Quellennachweise
  16. 10Autorenprofil
    1.     Danksagung
  17. 11Revisionsverlauf

24-V-Eingang auf 6-V-Zwischenschiene

Ein schaltender DC/DC-Wandler wird bereitgestellt, um die 6-V-Zwischenspannungsschiene zu ermöglichen, über die die drei LDOs versorgt werden. Dies ist eine quasi obligatorische Wahl, da jeder LDO aufgrund des hohen VIN/VOUT-Verhältnisses für die Leistungsumwandlung ungeeignet ist. Tatsächlich könnte der Wirkungsgrad eines LDO-Reglers einfach als VOUT/VIN berechnet werden, was im schlimmsten Fall (maximale VIN) zu 5,25 V / 36 V ≈ 14 % führen würde. Die restlichen 86 % der Leistungsaufnahme werden vom LDO-Gehäuse abgeführt: Ein maximaler Strom von 200 mA würde tatsächlich zu einer Verlustleistung von 36 V × 200 mA × 86 % = 6,2 W führen, die vom LDO-Gehäuse abgeleitet und jedes verhältnismäßige Gehäuse einfach und schnell sprengen würde.

Angefangen beim Eingangsfilter ist allgemein bekannt, dass leitungsgeführte EMI durch den normalen Betrieb von Schaltkreisen erzeugt werden. Große diskontinuierliche Ströme werden erzeugt, wenn sich die Leistungsschalter sehr schnell ein- und ausschalten. In einer Abwärts-Topologie liegen am Eingang des Wandlers große diskontinuierliche Ströme (hohe di/dt) vor. Die ausgewählten Werte für den Eingangsfilter sind in Abbildung 4-9 dargestellt.

Weitere Details zum Design eines EMI-Eingangsfilters finden Sie im Anwendungsbericht AN-2162 – einfacher Erfolg bei leitungsgeführter EMI von DC/DC-Wandlern (SNVA489).

TIDA-00176 Eingangsfilter einschließlich VerpolungsschutzAbbildung 4-9 Eingangsfilter einschließlich Verpolungsschutz

Der DC/DC-Abwärtswandler wurde für die folgenden Spezifikationen entwickelt:

  • Eingangsspannung: VIN = 17 bis 36 V, 24 V Nennspannung
  • Ausgangsspannung: 6 V bei 500 mA
  • Schaltfrequenz: 500kHz nominal
  • Ausgangsspannungswelligkeit: Max. 25 mVPP
  • Wirkungsgrad: > 80 % bei Volllast
  • Nicht isolierte Topologie

TPS54040A wurde für diesen Zweck ausgewählt: Es handelt sich um einen Abwärtswandler mit integriertem FET, 3,5 bis 42 V Eingangsspannung und 0,8 bis 39 V Ausgangsspannung bei 500 mA Ausgangsstrom. Die Frequenz kann von 100 kHz bis 2,5 MHz eingestellt oder mit einem externen Taktgeber synchronisiert werden. Der Baustein kann auch aktiviert und deaktiviert werden. Durch diese Eigenschaften passt TPS54040A sehr gut zu den oben aufgeführten Anforderungen/Spezifikationen.

Beachten Sie, dass TPS54040A pinkompatibel mit TPS5401 ist, einer kostengünstigeren Version des TPS54040A mit ähnlicher Leistung, aber weniger genauer Ausgangsspannung und aktiviertem Schwellenwert.

Beachten Sie auch, dass TPS54040A auch mit den Modellen TPS54140A, TPS54240, TPS54340 und TPS54540 pinkompatibel ist: Dies erweitert die Auswahl der Bauteile und bietet die Möglichkeit, Kosten und Leistung zu modulieren (im Falle zukünftiger System-Upgrades).

TIDA-00176 Schaltplan des DC/DC-Abwärtswandlers für 24 auf 6 V mit TPS54040AAbbildung 4-10 Schaltplan des DC/DC-Abwärtswandlers für 24 auf 6 V mit TPS54040A

Eine detaillierte Erklärung des Designprozesses finden Sie im Datenblatt zu TPS54040A oder im TI Design TIDA-00180.

In einer typischen Anwendung wird die Ausgangsspannung mithilfe eines einfachen Widerstandsteilernetzwerks eingestellt. Gleichung 12 gibt den Wert des oberen Widerstands entsprechend der Ausgangsspannung, der Referenzspannung (0,8 V für TPS54040A) und dem unteren Widerstand (R10 normalerweise auf 10 kΩ festgelegt) an.

Gleichung 12. TIDA-00176

Mit VOUT = 6 V und R10 = 10 kΩ ergibt sich für R7 ein Wert von 65 kΩ.

Die Toleranz der 6-V-Ausgangsspannung beträgt 6 V ± 4 %. Dies setzt Rückkopplungswiderstände mit einer Toleranz von 1 % und eine interne Bandlückentoleranz von TPS54040A von ± 2 % voraus.

Die Schaltfrequenz wird durch R8 = 237 kΩ auf 500 kHz eingestellt.

In den TPS54040A-Schaltplänen sind einige Komponenten mit nicht bestücken (DNP) gekennzeichnet. Dies ist beim Snubber-Netzwerk der Fall, das aus R4 und C11 gebildet wurde. Das Snubber-Netzwerk wird für das TPS540040A-Design nicht benötigt. Ein Snubber-Netzwerk ist eine Lösung, um das Überschwingen am Schalterknoten und das Übersteuern des MOSFET bei Bedarf zu reduzieren. Nähere Informationen zu anderen Optionen finden Sie im Anwendungshinweis Methoden zur Reduzierung von Überschwingen bei NexFET™-Hochleistungs-MOSFETs (SLPA010) zur Verwendung und Berechnung des Snubber-Netzwerks.