GERU007B June   2015  – March 2025

 

  1.   1
  2.   Beschreibung
  3.   Ressourcen
  4.   Merkmale
  5.   Anwendungen
  6.   6
  7. Systembeschreibung
    1. 1.1 Design-Übersicht
    2. 1.2 Analoger inkrementelle Sin/Cos-Encoder
      1. 1.2.1 Sin/Cos-Encoder-Ausgangssignale
      2. 1.2.2 Beispiele für elektrische Sin/Cos-Encoder-Parameter
    3. 1.3 Methode zur Berechnung der hochauflösenden Position mit Sin/Cos-Encodern
      1. 1.3.1 Theoretischer Ansatz
        1. 1.3.1.1 Übersicht
        2. 1.3.1.2 Berechnung des Winkels mit grober Auflösung
        3. 1.3.1.3 Berechnung des Winkels mit feiner Auflösung
        4. 1.3.1.4 Berechnung des interpolierten hochauflösenden Winkels
        5. 1.3.1.5 Praktische Implementierung für nicht ideale Synchronisation
        6. 1.3.1.6 Überlegungen zu Auflösung, Genauigkeit und Geschwindigkeit
    4. 1.4 Auswirkungen von Sin/Cos-Encoder-Parametern auf die Spezifikation analoger Schaltkreise
      1. 1.4.1 Überlegungen zum Design der analogen Signalkette für die Phaseninterpolation
      2. 1.4.2 Systemdesign der Komparatorfunktion für inkrementelle Anzahl
  8. Designmerkmale
    1. 2.1 Sin/Cos-Encoder-Schnittstelle
    2. 2.2 Hostprozessor-Schnittstelle
    3. 2.3 Evaluierungs-Firmware
    4. 2.4 Power-Management
    5. 2.5 EMV-Störfestigkeit
  9. Blockschaltbild
  10. Schaltkreisdesign und Komponentenauswahl
    1. 4.1 Analoge Signalkette
      1. 4.1.1 Hochauflösender Signalweg mit 16-Bit-Doppelabtastungs-ADC
        1. 4.1.1.1 Komponentenauswahl
        2. 4.1.1.2 Eingangssignalabschluss und -schutz
        3. 4.1.1.3 Differenzialverstärker THS4531A und 16-Bit-ADC ADS8354
      2. 4.1.2 Analoger Signalweg mit unsymmetrischem Ausgang für MCU mit eingebettetem ADC
      3. 4.1.3 Komparator-Subsystem für die digitalen Signale A, B und R
        1. 4.1.3.1 Nicht invertierender Komparator mit Hysterese
    2. 4.2 Power-Management
      1. 4.2.1 24-V-Eingang auf 6-V-Zwischenschiene
      2. 4.2.2 Encoder-Versorgung
      3. 4.2.3 Signalketten-Stromversorgung 5 V und 3,3 V
    3. 4.3 Hostprozessor-Schnittstelle
      1. 4.3.1 Signalbeschreibung
      2. 4.3.2 Hochauflösender Pfad unter Verwendung des 16-Bit-Dual-ADC ADS8354 mit seriellem Ausgang
        1. 4.3.2.1 Ausgabedatenformat des Vollausschlagsbereichs von ADS8354
        2. 4.3.2.2 Serielle Datenschnittstelle von ADS8354
        3. 4.3.2.3 Wandlungsdaten von ADS8354 lesen
        4. 4.3.2.4 Registerkonfiguration für ADS8354
    4. 4.4 Encoder-Anschluss
    5. 4.5 Design-Upgrades
  11. Softwaredesign
    1. 5.1 Übersicht
    2. 5.2 C2000-Piccolo-Firmware
    3. 5.3 Benutzerschnittstelle
  12. Erste Schritte
    1. 6.1 TIDA-00176-Platinen-Übersicht
    2. 6.2 Anschlüsse und Jumpereinstellungen
      1. 6.2.1 Übersicht über Anschlüsse und Jumper
      2. 6.2.2 Standard-Jumperkonfiguration
    3. 6.3 Design-Evaluierung
      1. 6.3.1 Voraussetzungen
      2. 6.3.2 Hardware-Einrichtung
      3. 6.3.3 Software-Einrichtung
      4. 6.3.4 Benutzerschnittstelle
  13. Prüfergebnisse
    1. 7.1 Analoge Leistungstests
      1. 7.1.1 Hochauflösender Signalweg
        1. 7.1.1.1 Bode-Diagramm des Analogpfads vom Encoder-Anschluss bis zum ADS8354-Eingang
        2. 7.1.1.2 Leistungsdiagramme (DFT) für den gesamten hochauflösenden Signalweg
        3. 7.1.1.3 Hintergrundinformationen zu AC-Leistungsdefinitionen für ADCs
      2. 7.1.2 Analoger Differential-to-single-ended-Signalweg
      3. 7.1.3 Komparator-Subsystem mit digitalen Ausgangssignalen ATTL, BTTL und RTTL
    2. 7.2 Stromversorgungstests
      1. 7.2.1 24-V-DC/DC-Eingangsversorgung
        1. 7.2.1.1 Lastleitungsregelung
        2. 7.2.1.2 Ausgangsspannungswelligkeit
        3. 7.2.1.3 Schaltknoten und Schaltfrequenz
        4. 7.2.1.4 Wirkungsgrad
        5. 7.2.1.5 Bode-Diagramm
        6. 7.2.1.6 Thermisches Diagramm
      2. 7.2.2 Ausgangsspannung der Encoder-Stromversorgung
      3. 7.2.3 5-V- und 3,3-V-Point-of-Load
    3. 7.3 Systemleistung
      1. 7.3.1 Sin/Cos-Encoder-Ausgangssignal-Emulation
        1. 7.3.1.1 Ein-Perioden-Test (inkrementelle Phase)
        2. 7.3.1.2 Ein mechanischer Umdrehungstest bei maximaler Geschwindigkeit
    4. 7.4 Sin/Cos-Encoder-Systemtests
      1. 7.4.1 Nullindex-Marker R
      2. 7.4.2 System-Funktionstests
    5. 7.5 EMV-Testergebnis
      1. 7.5.1 Testeinrichtung
      2. 7.5.2 ESD-Prüfergebnisse nach IEC 61000-4-2
      3. 7.5.3 EFT-Prüfergebnisse nach IEC 61000-4-4
      4. 7.5.4 Stoßspannungsprüfungsergebnisse nach IEC 61000-4-5
  14. Designdateien
    1. 8.1 Schaltpläne
    2. 8.2 Stückliste
    3. 8.3 PCB-Layout-Richtlinien
      1. 8.3.1 Platinenschichtdiagramme
    4. 8.4 Altium-Projekt
    5. 8.5 Gerber-Dateien
    6. 8.6 Softwaredateien
  15. Quellennachweise
  16. 10Autorenprofil
    1.     Danksagung
  17. 11Revisionsverlauf

Nicht invertierender Komparator mit Hysterese

Die Eingangssignale zu allen Komparatoren werden vom Ausgang des Single-ended-to-Differential-Verstärkers abgeleitet. Das Ausgangssignal wird wie oben beschrieben auf 3,3 V geklemmt und mit einem RC-Netzwerk entkoppelt (wie R49, C54 in Abbildung 19 für Signal A), um ein Übersprechen zu den analogen unsymmetrischen Signalen A bzw. B zu vermeiden.

Zur Anpassung der Phase zwischen dem hochauflösenden Weg und diesem Weg entspricht das RC-Entkopplungsnetzwerk am Eingang zum Komparator dem RC-Filter (2 × 10 Ω und 2,2 nF) am THS4531A-Ausgang.

TLV370x ist als nicht invertierender Komparator konfiguriert, um den Nulldurchgang der analogen Sinus- und Cosinussignale A und B sowie des Indeximpulses R zu erkennen. Abbildung 4-7 zeigt die entsprechenden Schaltpläne für das Signal A.

Der Schaltschwellenwert wird durch die Referenzspannung VREF = 1,65 V (REF2033) festgelegt, die auch als Vorspannung für die unsymmetrischen Analogsignale für den Differential-to-single-ended-Verstärker verwendet wird. Für jeden Komparator wird der Referenzeingang von REF2033 entnommen und mit einem 10-Ω-Serienwiderstand und einem 100-n-Kondensator entkoppelt.

Zur Verbesserung der Rauschunempfindlichkeit wird eine Hysterese hinzugefügt. Die Hysterese (VTH+ – VTH–) eines nicht invertierenden Komparators kann berechnet werden nach Gleichung 7:

Gleichung 7. TIDA-00176

wobei VOut_High die Hochpegel- und VOut_Low die Tiefpegel-Komparatorausgangsspannung ist, RF der Feedback-widerstand und RG der Eingangswiderstand in den nicht invertierenden Komparatoreingang.

Für die Konfiguration dieses Designs, wie in Abbildung 4-7 beschrieben, wurde die Hysterese auf etwa 160 mV pro Gleichung 8 eingestellt. Da R49 und R48 wesentlich kleiner als R50 sind, können sie vernachlässigt werden.

Gleichung 8. TIDA-00176

Die oberen und unteren Schaltschwellenwerte VTH+ und VTH– sind gemäß Gleichung 9 und Gleichung 10 mit der Referenzspannung VREF = 1,65 V definiert.

Gleichung 9. TIDA-00176
Gleichung 10. TIDA-00176
VORSICHT:

Der untere Schwellenwert ist eine Funktion der Versorgungsspannung. Allerdings beträgt die Versorgungsspannungstoleranz dieses Designs 5 %, wie bei den meisten Designs typisch. Eine Toleranz von ± 5 % bei der 3,3-V-Versorgungsspannung würde den unteren Schwellenwert nur um ±16 mV beeinflussen, was einen VTH–-Bereich von ca. 1,56 bis 1,59 V bedeutet, der weiterhin akzeptabel ist.

TIDA-00176 Signal-A-Komparator mit HystereseAbbildung 4-7 Signal-A-Komparator mit Hysterese

Die 3,3-V-Stromversorgung jedes Komparators wird mit einem 1-Ω-Serienwiderstand und einem 100-nF-Kondensator entkoppelt, um das Übersprechen zu anderen Komparatoren über die 3,3-V-Schiene zu minimieren. Der RC-Tiefpass aus R49 und C54 wird hinzugefügt, um den Schaltknoten der Komparatoren vom Analogsignal A/Sin zu entkoppeln, das mit einem externen ADC verbunden wird.

Die Hysterese ermöglicht ein sauberes digitales Signal, sodass eine schnelle Schaltung aufgrund von Rauschen am Nulldurchgangspunkt vermieden wird. Die Hysterese führt jedoch zu einer zusätzlichen Ausbreitungsverzögerung, die von der Analogsignalamplitude VIN_PEAK-PEAK am Komparatoreingang abhängt.

Gleichung 11. TIDA-00176

Bei einer minimalen Eingangsspannung von 0,3 VPP: Der Ausgang des Differential-to-single-ended-Verstärkers (Verstärkungsfaktor = 1,66) hat aufgrund der Tiefpassfilterdämpfung eine Amplitude von 0,5 VPP bei 0 bis 100 kHz und ca. 0,32 VPP bei 500 kHz. Die der Hysterese entsprechende Phasenverzögerung der digitalen Signale A, B und R beträgt bei einer Eingangsspannung von 0,32 VPP am Komparator etwa 30 Grad. Bei 500 kHz würde dies zu einer Gesamtausbreitungsverzögerung des Komparators von etwa 170 ns + 40 ns = 210 ns führen.

Aufgrund der geringen Ausbreitungsverzögerung des TLV3201 von nur 40 ns bleibt die Gesamtverzögerung des Komparatorblocks bis zu 500kHz unter 45 Grad.

Die Komparatoren für die Signale B und R haben die gleichen Einstellungen. Auch die Puffer- und Verstärkungsstufe für den Indexmarker R ist mit den Signalen A und B identisch. Dadurch wird sichergestellt, dass die Phase des Index-Markers R bis zu einer Signalfrequenz von 500 kHz exakt mit den Signalen A und B synchron ist. Das gewährleistet, dass der Null-Index-Marker R wie angegeben etwas vor der steigenden Flanke der Signale A und B auftritt. Der Index-Marker R definiert die absolute Nullposition, daher ist eine exakte Beziehung zu den Signalen A und B erforderlich, um eine Positionsabweichung zu vermeiden.