JAJSMP3 データシート

JAJSMP3 November 2024 LMK5C22212A

ADVANCE INFORMATION

7.2.2.3 APLL を DPLL とカスケード接続

図 7-5に、APLL1 からのカスケードモードの APLL2 を示します。APLL2 がロックを取得する間、VCO1 は公称中心周波数であるに近い 2457.6MHz に維持されます。その後、APLL1 は VCO1 の周波数を外部の XO 入力にロックし、フリーランモードで動作します。カスケード接続された PLL はソース VCO から分周された周波数にロックされます有効な DPLL リファレンス入力が最小有効時間を超えて検出されると、DPLL はロックアクイジションを開始します。各 DPLL TDC は、選択したレファレンス入力クロックと各 VCO からの FB デバイダクロックの位相を比較し、位相誤差に対応するデジタル補正ワードを生成します。当初、TDC はフィルタリング補正ワードなしで位相誤差をキャンセルするだけです。後続の補正ワードは DLF によってフィルタリングされ、DLF 出力は APLL N デバイダ分子を調整して、VCO 周波数をリファレンス入力にロックします。

VCBO を APLL2 へのカスケードソースとして使用すると、APLL に高周波、超低ジッタのリファレンスクロックが提供されます。この独自のカスケード機能により、XO/TCXO/OCXO の周波数が低い場合や位相ノイズ性能が悪い場合に、近接位相ノイズ性能が向上します。カスケード DPLL 動作では、DPLL1 がロックされた後に最高のジッタ性能と周波数安定性が達成されることに注意してください。

DPLL1 ロックステータスは、DPLL2 ロックステータスに影響を及ぼします。APLL1 がフリーランモードまたはホールドオーバーモードで動作している場合、VCBO の周波数オフセット (ppm 値) によって、DPLL2 がロック状態を維持していても、APLL2 の出力に同様の周波数オフセットが生じる可能性があります。この構成例では、まず DPLL1 および APLL1 がロックされていることを確認し、その後 VCO2 をキャリブレーションするために PLL2 の有効化サイクル (APLLx_EN ビット = 0 → 1) を切り替えます。最後に、PLL2 のロックステータスを再確認します。

上記の例では、APLL1 がアップストリーム PLL、APLL2 がダウンストリーム PLLです。クロックシーケンスに関するシステム起動要件がある場合は、APLL2 をアップストリーム PLL としても構成することもできます。

PLL をカスケード接続する場合、下流の APLL はパフォーマンス要件に応じて DPLL を使用したり、バイパスして DPLL の電源をオフにしたりできます。上記のような APLL カスケードモードで DPLL2 が無効化された場合、DPLL1 単独のカスケードモードを使用することができます。 (図 7-6)。この場合、VCO2 は DPLL1 のロック取得中およびロック状態において VCO1 のドメインを追跡できるため、APLL2 のクロックドメインを DPLL1 のリファレンス入力に同期させることが可能になります。

DPLL が無効化されている場合、APLL リファレンスから出力までの周波数エラーを排除するために、固定の 40 ビット分母ではなく、24 ビットの分子とプログラム可能な 24 ビットの分母を使用することが推奨されます。

1 つの VCO 出力を同じ DPLL/APLL ペアの DPLL リファレンスと APLL リファレンスの両方にカスケード接続しないでください。

図 7-5 DPLL を有効にした APLL カスケード接続の例

図 7-6 DPLLを無効にした APLL カスケード接続の例