JAJSMP3 November   2024 LMK5C22212A

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング図
    7. 5.7 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 差動電圧測定に関する用語
    2. 6.2 出力クロックのテスト構成
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
      1. 7.2.1 PLL アーキテクチャの概要
      2. 7.2.2 DPLL
        1. 7.2.2.1 独立 DPLL 動作
        2. 7.2.2.2 カスケード DPLL 動作
        3. 7.2.2.3 APLL を DPLL とカスケード接続
      3. 7.2.3 APLL のみモード
    3. 7.3 機能説明
      1. 7.3.1  発振器入力 (XO)
      2. 7.3.2  リファレンス入力
      3. 7.3.3  クロック入力インターフェイスおよび終端
      4. 7.3.4  リファレンス入力マルチプレクサの選択
        1. 7.3.4.1 自動入力選択
        2. 7.3.4.2 手動入力選択
      5. 7.3.5  ヒットレス スイッチング
        1. 7.3.5.1 位相キャンセルによるヒットレス スイッチング
        2. 7.3.5.2 位相スルー制御によるヒットレス スイッチング
      6. 7.3.6  リファレンス入力でのギャップド クロックのサポート
      7. 7.3.7  入力クロックおよび PLL 監視、ステータス、割り込み
        1. 7.3.7.1 XO 入力監視
        2. 7.3.7.2 リファレンス入力監視
          1. 7.3.7.2.1 リファレンス検証タイマ
          2. 7.3.7.2.2 周波数監視
          3. 7.3.7.2.3 ミッシング パルス モニタ (事後検出)
          4. 7.3.7.2.4 ラント パルス モニタ (早期検出)
          5. 7.3.7.2.5 1-PPS 入力用位相有効モニタ
        3. 7.3.7.3 PLL ロック検出器
        4. 7.3.7.4 調整ワード履歴
        5. 7.3.7.5 ステータス出力
        6. 7.3.7.6 割り込み
      8. 7.3.8  PLL の関係
        1. 7.3.8.1  PLL 周波数の関係
          1. 7.3.8.1.1 APLL の位相周波数検出器 (PFD) とチャージ ポンプ
          2. 7.3.8.1.2 APLL VCO 周波数
          3. 7.3.8.1.3 DPLL TDC 周波数
          4. 7.3.8.1.4 DPLL VCO 周波数
          5. 7.3.8.1.5 クロック出力周波数
        2. 7.3.8.2  アナログ PLL (APLL1、APLL2)
        3. 7.3.8.3  APLL のリファレンスの経路
          1. 7.3.8.3.1 APLL の XO ダブラ
          2. 7.3.8.3.2 APLL の XO リファレンス (R) 分周器
        4. 7.3.8.4  APLL の帰還分周器の経路
          1. 7.3.8.4.1 シグマ-デルタ変調器 (SDM) 内蔵 APLL の N 分周器
        5. 7.3.8.5  APLL のループ フィルタ (LF1、LF2)
        6. 7.3.8.6  APLL の電圧制御発振器 (VCO1、VCO2)
          1. 7.3.8.6.1 VCO 較正
        7. 7.3.8.7  APLL の VCO クロック分配の経路
        8. 7.3.8.8  DPLL のリファレンス (R) 分周器の経路
        9. 7.3.8.9  DPLL の時間 / デジタル コンバータ (TDC)
        10. 7.3.8.10 DPLL のループ フィルタ (DLF)
        11. 7.3.8.11 DPLL の帰還 (FB) 分周器の経路
      9. 7.3.9  出力クロックの分配
      10. 7.3.10 出力ソース マルチプレクサ
      11. 7.3.11 出力チャネル マルチプレクサ
      12. 7.3.12 出力分周器 (OD)
      13. 7.3.13 出力遅延
      14. 7.3.14 クロック出力
        1. 7.3.14.1 差動出力
        2. 7.3.14.2 LVCMOS 出力
        3. 7.3.14.3 SYSREF/1PPS 出力
      15. 7.3.15 LOL 中の出力の自動ミュート
      16. 7.3.16 出力クロックの起動時のグリッチなし
      17. 7.3.17 クロック出力のインターフェイスと終端
      18. 7.3.18 出力同期 (SYNC)
      19. 7.3.19 ゼロ遅延モード (ZDM)
      20. 7.3.20 DPLL プログラム可能位相遅延
      21. 7.3.21 時間経過カウンタ (TEC)
        1. 7.3.21.1 TEC 機能の設定
        2. 7.3.21.2 トリガ源としての SPI
        3. 7.3.21.3 TEC トリガ源としての GPIO ピン
          1. 7.3.21.3.1 例：TEC と GPIO1 をトリガとして使用して経過時間を測定
        4. 7.3.21.4 その他の TEC 動作
    4. 7.4 デバイスの機能モード
      1. 7.4.1 DPLL の動作状態
        1. 7.4.1.1 フリーラン
        2. 7.4.1.2 ロックの獲得
        3. 7.4.1.3 DPLL がロック済み
        4. 7.4.1.4 ホールドオーバー
      2. 7.4.2 デジタル制御発振器 (DCO) の周波数および位相調整
        1. 7.4.2.1 DPLL DCO の制御
        2. 7.4.2.2 DPLL DCO の相対調整周波数ステップ サイズ
        3. 7.4.2.3 APLL DCO の周波数ステップ サイズ
      3. 7.4.3 APLL の周波数制御
      4. 7.4.4 デバイスの起動
        1. 7.4.4.1 デバイス パワーオン リセット (POR)
        2. 7.4.4.2 PLL の起動シーケンス
        3. 7.4.4.3 レジスタ設定のスタートアップ オプション
        4. 7.4.4.4 GPIO1 および SCS_ADD 機能
        5. 7.4.4.5 ROM ページの選択
        6. 7.4.4.6 EEPROM オーバーレイ
      5. 7.4.5 プログラミング
        1. 7.4.5.1 メモリの概要
        2. 7.4.5.2 インターフェイスと制御
          1. 7.4.5.2.1 TICS Pro 経由でのプログラミング
          2. 7.4.5.2.2 SPI シリアル インターフェイス
          3. 7.4.5.2.3 I2C シリアル インターフェイス
        3. 7.4.5.3 レジスタの一般的なプログラミング シーケンス
        4. 7.4.5.4 EEPROM をプログラムする手順
          1. 7.4.5.4.1 SRAM のプログラミング方法の概要
          2. 7.4.5.4.2 レジスタコミット方式による EEPROM のプログラミング
          3. 7.4.5.4.3 直接書き込み方式または混合方式による EEPROM プログラミング
          4. 7.4.5.4.4 I2C アドレスの上位 5 ビットと EEPROM のリビジョン番号
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 デバイスの起動シーケンス
      2. 8.1.2 パワーダウン (PD#) ピン
      3. 8.1.3 起動のためのストラップ ピン
      4. 8.1.4 ピンの状態
      5. 8.1.5 ROM と EEPROM
      6. 8.1.6 電源レール シーケンシング、電源ランプ レート、および混在電源ドメイン
        1. 8.1.6.1 パワーオン リセット (POR) 回路
        2. 8.1.6.2 単一電源レールからの電源投入
        3. 8.1.6.3 分割電源レールからの電源投入
        4. 8.1.6.4 非単調または低速の電源投入時上昇
      7. 8.1.7 低速または遅延 XO 起動
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 設計のベスト プラクティス
    4. 8.4 電源に関する推奨事項
      1. 8.4.1 電源バイパス
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
      3. 8.5.3 熱に関する信頼性
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 用語集
    6. 9.6 静電気放電に関する注意事項
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.2.2.2 カスケード DPLL 動作

図 7-4 は、DPLL1 が APLL1 からカスケード モードで動作している例を示しています。APLL2 および APLL1 は、外部の XO 入力に対して VCO 周波数をロックし、有効なリファレンス入力が存在しない場合はフリーラン モードで動作します。この例では、DPLL2 がメインの DPLL であり、DPLL1 はカスケードされた DPLL です。

有効な DPLL リファレンス入力が検出されると、メイン DPLL はロックの取得を開始します。DPLL TDC は、選択したレファレンス入力クロックと各 VCO からの FB デバイダ クロックの位相を比較し、位相誤差に対応するデジタル補正ワードを生成します。補正ワードは DLF によってフィルタリングされ、DLF 出力は APLL N デバイダ SDMを調整して、VCO 周波数をリファレンス入力にロックします。

DPLL のカスケード構成により、メイン DPLL と同期したクリーンでジッタの少ない出力クロックが得られます。カスケード DPLL モードでは、DPLL がロックされた後に最高のジッタ性能と周波数安定性が達成されることに注意してください。

DPLL2 が APLL1 からのカスケード モードで構成されている場合、DPLL1 のロック ステータスは必ずしも DPLL2 のロック ステータスに影響を与えるわけではありません。APLL1 がフリーラン モードまたはホールドオーバー モードで動作していても、VCBO の周波数オフセット (ppm 値) が DPLL2 にとって有効なリファレンスである場合、カスケード構成の DPLL2 および APLL2 はロック状態を維持できます。このとき、APLL2 の出力は APLL1 と同じ周波数オフセットを追跡します。すべての有効な DPLL と APLL がロックされると、すべての有効な出力はメイン DPLL によって選択されたリファレンスに同期されます。

LMK5C22212A DPLL カスケード接続モード 図 7-4 DPLL カスケード接続モード