JAJSMP3 November   2024 LMK5C22212A

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング図
    7. 5.7 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 差動電圧測定に関する用語
    2. 6.2 出力クロックのテスト構成
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
      1. 7.2.1 PLL アーキテクチャの概要
      2. 7.2.2 DPLL
        1. 7.2.2.1 独立 DPLL 動作
        2. 7.2.2.2 カスケード DPLL 動作
        3. 7.2.2.3 APLL を DPLL とカスケード接続
      3. 7.2.3 APLL のみモード
    3. 7.3 機能説明
      1. 7.3.1  発振器入力 (XO)
      2. 7.3.2  リファレンス入力
      3. 7.3.3  クロック入力インターフェイスおよび終端
      4. 7.3.4  リファレンス入力マルチプレクサの選択
        1. 7.3.4.1 自動入力選択
        2. 7.3.4.2 手動入力選択
      5. 7.3.5  ヒットレス スイッチング
        1. 7.3.5.1 位相キャンセルによるヒットレス スイッチング
        2. 7.3.5.2 位相スルー制御によるヒットレス スイッチング
      6. 7.3.6  リファレンス入力でのギャップド クロックのサポート
      7. 7.3.7  入力クロックおよび PLL 監視、ステータス、割り込み
        1. 7.3.7.1 XO 入力監視
        2. 7.3.7.2 リファレンス入力監視
          1. 7.3.7.2.1 リファレンス検証タイマ
          2. 7.3.7.2.2 周波数監視
          3. 7.3.7.2.3 ミッシング パルス モニタ (事後検出)
          4. 7.3.7.2.4 ラント パルス モニタ (早期検出)
          5. 7.3.7.2.5 1-PPS 入力用位相有効モニタ
        3. 7.3.7.3 PLL ロック検出器
        4. 7.3.7.4 調整ワード履歴
        5. 7.3.7.5 ステータス出力
        6. 7.3.7.6 割り込み
      8. 7.3.8  PLL の関係
        1. 7.3.8.1  PLL 周波数の関係
          1. 7.3.8.1.1 APLL の位相周波数検出器 (PFD) とチャージ ポンプ
          2. 7.3.8.1.2 APLL VCO 周波数
          3. 7.3.8.1.3 DPLL TDC 周波数
          4. 7.3.8.1.4 DPLL VCO 周波数
          5. 7.3.8.1.5 クロック出力周波数
        2. 7.3.8.2  アナログ PLL (APLL1、APLL2)
        3. 7.3.8.3  APLL のリファレンスの経路
          1. 7.3.8.3.1 APLL の XO ダブラ
          2. 7.3.8.3.2 APLL の XO リファレンス (R) 分周器
        4. 7.3.8.4  APLL の帰還分周器の経路
          1. 7.3.8.4.1 シグマ-デルタ変調器 (SDM) 内蔵 APLL の N 分周器
        5. 7.3.8.5  APLL のループ フィルタ (LF1、LF2)
        6. 7.3.8.6  APLL の電圧制御発振器 (VCO1、VCO2)
          1. 7.3.8.6.1 VCO 較正
        7. 7.3.8.7  APLL の VCO クロック分配の経路
        8. 7.3.8.8  DPLL のリファレンス (R) 分周器の経路
        9. 7.3.8.9  DPLL の時間 / デジタル コンバータ (TDC)
        10. 7.3.8.10 DPLL のループ フィルタ (DLF)
        11. 7.3.8.11 DPLL の帰還 (FB) 分周器の経路
      9. 7.3.9  出力クロックの分配
      10. 7.3.10 出力ソース マルチプレクサ
      11. 7.3.11 出力チャネル マルチプレクサ
      12. 7.3.12 出力分周器 (OD)
      13. 7.3.13 出力遅延
      14. 7.3.14 クロック出力
        1. 7.3.14.1 差動出力
        2. 7.3.14.2 LVCMOS 出力
        3. 7.3.14.3 SYSREF/1PPS 出力
      15. 7.3.15 LOL 中の出力の自動ミュート
      16. 7.3.16 出力クロックの起動時のグリッチなし
      17. 7.3.17 クロック出力のインターフェイスと終端
      18. 7.3.18 出力同期 (SYNC)
      19. 7.3.19 ゼロ遅延モード (ZDM)
      20. 7.3.20 DPLL プログラム可能位相遅延
      21. 7.3.21 時間経過カウンタ (TEC)
        1. 7.3.21.1 TEC 機能の設定
        2. 7.3.21.2 トリガ源としての SPI
        3. 7.3.21.3 TEC トリガ源としての GPIO ピン
          1. 7.3.21.3.1 例：TEC と GPIO1 をトリガとして使用して経過時間を測定
        4. 7.3.21.4 その他の TEC 動作
    4. 7.4 デバイスの機能モード
      1. 7.4.1 DPLL の動作状態
        1. 7.4.1.1 フリーラン
        2. 7.4.1.2 ロックの獲得
        3. 7.4.1.3 DPLL がロック済み
        4. 7.4.1.4 ホールドオーバー
      2. 7.4.2 デジタル制御発振器 (DCO) の周波数および位相調整
        1. 7.4.2.1 DPLL DCO の制御
        2. 7.4.2.2 DPLL DCO の相対調整周波数ステップ サイズ
        3. 7.4.2.3 APLL DCO の周波数ステップ サイズ
      3. 7.4.3 APLL の周波数制御
      4. 7.4.4 デバイスの起動
        1. 7.4.4.1 デバイス パワーオン リセット (POR)
        2. 7.4.4.2 PLL の起動シーケンス
        3. 7.4.4.3 レジスタ設定のスタートアップ オプション
        4. 7.4.4.4 GPIO1 および SCS_ADD 機能
        5. 7.4.4.5 ROM ページの選択
        6. 7.4.4.6 EEPROM オーバーレイ
      5. 7.4.5 プログラミング
        1. 7.4.5.1 メモリの概要
        2. 7.4.5.2 インターフェイスと制御
          1. 7.4.5.2.1 TICS Pro 経由でのプログラミング
          2. 7.4.5.2.2 SPI シリアル インターフェイス
          3. 7.4.5.2.3 I2C シリアル インターフェイス
        3. 7.4.5.3 レジスタの一般的なプログラミング シーケンス
        4. 7.4.5.4 EEPROM をプログラムする手順
          1. 7.4.5.4.1 SRAM のプログラミング方法の概要
          2. 7.4.5.4.2 レジスタコミット方式による EEPROM のプログラミング
          3. 7.4.5.4.3 直接書き込み方式または混合方式による EEPROM プログラミング
          4. 7.4.5.4.4 I2C アドレスの上位 5 ビットと EEPROM のリビジョン番号
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 デバイスの起動シーケンス
      2. 8.1.2 パワーダウン (PD#) ピン
      3. 8.1.3 起動のためのストラップ ピン
      4. 8.1.4 ピンの状態
      5. 8.1.5 ROM と EEPROM
      6. 8.1.6 電源レール シーケンシング、電源ランプ レート、および混在電源ドメイン
        1. 8.1.6.1 パワーオン リセット (POR) 回路
        2. 8.1.6.2 単一電源レールからの電源投入
        3. 8.1.6.3 分割電源レールからの電源投入
        4. 8.1.6.4 非単調または低速の電源投入時上昇
      7. 8.1.7 低速または遅延 XO 起動
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 設計のベスト プラクティス
    4. 8.4 電源に関する推奨事項
      1. 8.4.1 電源バイパス
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
      3. 8.5.3 熱に関する信頼性
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 用語集
    6. 9.6 静電気放電に関する注意事項
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

5.5 電気的特性

推奨動作条件範囲内 (特に記述のない限り)
パラメータ テスト条件 最小値 標準値 最大値 単位
消費電流特性
IDD_TOT 指定された構成での総消費電流 OUT0 ～ OUT11 LVDS 出力までの 245.76MHz、BAW APLL ポスト デバイダ = 5、div2 有効、チャネル デバイダはバイパス、DPLL2 および APLL2 は無効。 750 mA
OUT0 ～ OUT11 までの 245.76MHz、HSDS 出力、チャネル デバイダが有効、BAW APLL ポスト デバイダがバイパス、DPLL2 および APLL2 は無効。 890 mA
OUT0 ～ OUT11 HSDS 出力、BAW APLL および APLL2 が有効。 1000 mA
IDD-XO XO 入力電流消費 XO 3.5 mA
IDD-XO2X XO ダブラあたりの消費電流 XO ダブラ(1) 0.3 mA
IDD-INX DPLL リファレンス入力ブロックあたりのコア電流消費 IN0 3.6 mA
IN1 3.1 mA
IDD-DPLL DPLL あたりの電流消費 DPLL(2) 55 mA
IDD-APLL2 APLL2 電流消費 APLL2  160 mA
IDD-APLL1 APLL1 電流消費 APLL1  120 mA
IDD-ANA アナログ バイアス電流消費 VDD_XO 電源ピンから供給されるアナログ回路。デバイスが有効のときは常時オン。 42 mA
IDD-DIG デジタル制御電流消費 デバイスが有効のとき、VDD_DIG 電源ピンからのデジタル制御回路は常にオン。 34 mA
IDDO - CHDIV チャネル デバイダ ブロックあたりの電流消費 12 ビット チャネル デバイダ 20 mA
IDDO-1PPSDIV 1PPS/SYSREF デバイダ ブロックあたりの電流消費 20 ビットの 1PPS/SYSREF デバイダ 12 mA
IDDO-DELAY 1PPS/SYSREF アナログ遅延ブロックあたりの電流消費 アナログ遅延機能有効 10 mA
IDDO-HSDS 出力ドライバごとの HSDS 電流消費 HSDS バッファ (Vcmレベル= s1、I OUT = 4mA、100 Ω 終端)  19 mA
HSDS バッファ (Vcmレベル= s1、I OUT = 7mA、100 Ω 終端) 22 mA
HSDS バッファ (Vcmレベル= s1、I OUT = 10mA、100 Ω 終端) 25 mA
IDDO-HCSL 出力ドライバごとの HCSL 電流消費 HCSL出力 (片側 50Ω 終端) 30.5 mA
IDD_PD パワーダウン電流消費 デバイスのパワーダウン、PD #= Low 90 110 mA
リファレンス入力特性 (INx)
fIN INx 周波数範囲 シングル エンド入力 0.5E-6 200 MHz
差動入力 5 800
VIH シングルエンド入力 High 電圧 DC 結合入力モード (3) 1.2 VDD + 0.3 V
VIL シングルエンド入力 Low 電圧 0.5 V
VIN-SE-PP シングルエンド入力電圧スイング AC 結合入力モード (4) 0.4 2 Vpp
VIN-DIFF-PP 差動入力電圧スイング AC 結合または DC 結合の入力 (5) 0.4 2 Vpp
VICM 入力共通モード DC 結合差動入力 (6) 0.1 2 V
dV/dt 入力スルーレート シングル エンド入力 0.2 0.5 V/ns
差動入力 0.2 0.5 V/ns
IDC 入力クロック デューティ サイクル 非 1PPS 信号 40 60 %
tPULSE-1PPS 入力用 1PPS パルス幅 1PPS またはパルス信号 100 ns
IIN-DC DC の入力リーク電流 シングル ピン INx_P または INx_N、50Ω および 100Ω 内部終端は無効、AC 結合モードは有効または無効 -350 350 µA
CIN 入力容量 シングルエンド、各ピン 2 pF
XO/TCXO 入力特性 (XO)
fCLK XO 入力周波数範囲(7) 10 156.25 MHz
VIH LVCMOS 高入力電圧 DC 結合入力モード (8) 1.4 VDD + 0.3 V
VIL LVCMOS 入力低電圧 0.8 V
VIN-SE シングルエンド入力電圧スイング AC 結合入力モード (9) 0.4 VDD + 0.3 Vpp
dV/dt 入力スルーレート 0.2 0.5 V/ns
IDC 入力デューティ サイクル 40 60 %
IIN-DC DC の入力リーク電流 シングル ピンXO_P、50Ω および100Ω の内部終端は無効 -350 350 µA
CIN 各ピンの入力容量 1 pF
CEXT 外部 AC カップリング キャップ 10 nF
APLL/VCO 特性
fPFD PFD 周波数範囲 BAW APLL 分周フィードバック デバイダ 110 MHz
APLL2 分周フィードバック デバイダ 125 MHz
fVCO2 VCO2 周波数範囲 5595 5950 MHz
fVCO1 VCO1 周波数範囲 2457.35 2457.6 2457.85 MHz
tAPLL2-LOCK APLL2 ロック時間 ソフト リセットまたはハード リセットと安定した APLL2 出力までの時間。 350 460 ms
tBAW APLL-LOCK BAW APLL ロック時間 ソフト リセットまたはハード リセットと安定した BAW APLL 出力までの時間。 12.5 13 ms
HSDS 出力特性 (OUTx)
fOUT 出力周波数範囲 1E–6 1250 MHz
VOUT-DIFF 差動出力スイング 2×VOD-HSDS mVpp
VOD-HSDS HSDS 出力電圧スイング fout < 100MHz, Iout = 4mA  350 400 440 mV
fout < 100MHz, Iout = 7mA 625 700 750 mV
fout < 100MHz, Iout = 10mA 900 975 1050 mV
100MHz ≤ fout ≤ 325MHz、Iout = 4mA 335 400 445 mV
100MHz ≤ fout ≤ 325MHz、Iout = 5mA 425 500 575 mV
100MHz ≤ fout ≤ 325MHz、Iout = 6mA 510 600 690 mV
100MHz ≤ fout ≤ 325MHz、Iout = 7mA 595 700 805 mV
100MHz ≤ fout ≤ 325MHz、Iout = 8mA 680 800 920 mV
100MHz ≤ fout ≤ 325MHz、Iout = 9mA 765 900 1035 mV
100MHz ≤ fout ≤ 325MHz、Iout = 10mA 850 1000 1150 mV
325MHz < fout ≤ 800MHz, Iout = 4mA 300 350 400 mV
325MHz < fout ≤ 800MHz, Iout = 7mA 580 640 700 mV
325MHz < fout ≤ 800MHz, Iout = 10mA 800 865 940 mV
800MHz < fout ≤ 1250MHz, Iout = 4mA 235 320 400 mV
800MHz < fout ≤ 1250MHz, Iout = 7mA 480 625 740 mV
800MHz < fout ≤ 1250MHz, Iout = 10mA 600 800 1000 mV
VOH 出力電圧 High VOL + VOD mVpp
VOL 出力電圧 Low VCM レベル = s1 50 150 250 mV
VCM レベル = s2+3 300 470 720 mV
VCM 出力同相電圧 VCM レベル = s1 または s2+3 VOL + VOD/2 V
VCM レベル = s2、Iout = 4mA 0.6 0.7 0.8 V
VCM レベル = s3、Iout = 4mA 1.125 1.25 1.375 V
tSKEW 出力スキュー(13) 同じ APLL、同じポスト・デバイダとチャネル・デバイダの値、同じバンク 50 ps
バンク間は、同じ APLL、同じポスト・デバイダとチャネル・デバイダの値 80 ps
tR/tF 立ち上がり / 立ち下がり時間 fOUT < 100MHz、20% ～ 80%、OUT_x_CAP_EN = 0、CL = 2pF 200 250 350 ps
100MHz ≤ fOUT ≤ 325MHz、20% ～ 80%、Iout ≥ 8mA、OUT_x_CAP_EN = 0、CL = 2pF 165 225 260 ps
100MHz ≤ fOUT ≤ 325MHz、20% ～ 80%、OUT_x_CAP_EN = 0、CL = 2pF 175 230 300 ps
325MHz < fOUT ≤ 800MHz、20% ～ 80%、OUT_x_CAP_EN = 0、CL = 2pF 150 215 285 ps
800MHz < fOUT ≤ 1250MHz、20% ～ 80%、OUT_x_CAP_EN = 0、CL = 2pF 120 205 250 ps
ODC 出力デューティ サイクル 48 52 %
HCSL 出力特性 (OUTx)
fOUT 出力周波数範囲 HSCL 出力モード 25 100 650 MHz
VOL 出力電圧 Low -150 0 150 mV
VOH 出力電圧 High 600 750 900 mV
VMIN 出力電圧 (最小値) アンダーシュートを含む -300 0 150 mV
VMAX 出力電圧 (最大) オーバーシュートを含む 600 750 1150 mV
dV/dt 差動出力スルーレート 中心点の周囲 ±150mV、OUT_x_CAP_EN = 1、CL= 2pF 2 4 V/ns
dV/dt 差動出力スルーレート 中心点の周囲 ±150mV、OUT_x_CAP_EN = 0、CL= 2pF 3 5 V/ns
tSKEW 出力スキュー(13) 同じ APLL、同じポスト・デバイダとチャネル・デバイダの値、同じバンク 50 ps
バンク間は、同じ APLL、同じポスト・デバイダとチャネル・デバイダの値 80 ps
VCROSS 絶対電圧交差ポイント fOUT = 100MHz 300 500 mV
ΔVCROSS 電圧交差ポイントの変動 fOUT = 100MHz 75 mV
ODC 出力デューティ サイクル 45 55 %
1.8V LVCMOS 出力特性 (OUT0、OUT1)
fOUT 出力周波数範囲 1E–6 200 MHz
VOH 出力 HIGH 電圧 IOH = -2mA 1.5 V
VOL 出力 LOW 電圧 IOL = 2mA 0.2 V
tR/tF 出力立ち上がり / 立ち下がり時間 20%～80% 150 ps
tSK 出力間スキュー 同じ極性、同じ APLL ポスト デバイダおよび出力デバイダの値を持つ OUT0_P、OUT0_N、OUT1_P、OUT1_N。同じ極性と出力タイプ (LVCMOS) 60 ps
同じ APLL、同じポスト デバイダと出力 デバイダの値。LVCMOS 出力と差動出力間のスキュー 0.7 1 1.3 ns
ODC 出力デューティ サイクル 45 55 %
ROUT 出力インピーダンス 54 64 75 Ω
2.65V LVCMOS 出力特性 (OUT0、OUT1)
fOUT 出力周波数範囲 1E–6 200 MHz
VOH 出力 HIGH 電圧 IOH = -2mA 2.3 V
VOL 出力 LOW 電圧 IOL = 2mA 0.2 V
tR/tF 出力立ち上がり / 立ち下がり時間 20%～80% 150 ps
tSK 出力間スキュー 同じ極性、同じ APLL ポスト デバイダおよび出力デバイダの値を持つ OUT_P、OUT0_N、OUT1_P、OUT1_N。同じ極性と出力タイプ (LVCMOS) 60 ps
同じ APLL、同じポスト デバイダと出力 デバイダの値。LVCMOS 出力と差動出力間のスキュー 0.7 1.0 1.3 ns
PNFLOOR 出力位相ノイズ フロア
(fOFFSET > 10MHz)		 25MHz -155 dBc/Hz
ODC 出力デューティ サイクル 45 55 %
ROUT 出力インピーダンス 40 50 65 Ω
3.3V LVCMOS GPIO クロック 出力特性　(GPIO0、GPIO1、GPIO2)
fOUT 最高出力周波数 GPIO1、GPIO2  25 MHz
VOH 出力 HIGH 電圧 IOH= 2mA 2.4 V
VOL 出力 LOW 電圧 IOL= 2mA 0.4 V
IIH 入力 High 電流 VIN = VDD 100 µA
IIL 出力 LOW 電流 VIN = 0V -100 µA
tR/tF 出力立ち上がり / 立ち下がり時間 20% ～ 80%、1kΩ ～ GND 0.5 1.3 2.6 ns
tSK 出力間スキュー OUT0_P、OUT0_N、OUT1_P、OUT1_N CMOS 出力と比較した GPIO1、GPIO2 出力スキュー。GPIOx_SEL = 115
fout = 100kHz		 7.5 11 ns
ODC 出力デューティ サイクル 45 55 %
ROUT 出力インピーダンス 35 42 50 Ω
PLL 出力クロックノイズ特性
RJAPLL1 APLL1 出力に対する、12kHz ～ 20MHzの積分型 RMS ジッタ XO = 48MHz、fout = 1228.8MHz、ポスト デバイダ P1APLL1 = 2、HSDS 出力  VOD ≥ 800mV(10) 45 fs
XO = 48MHz、fout = 614.4MHz、ポスト デバイダ P1APLL1 = 4、HSDS 出力  VOD ≥ 800mV(10) 35 50 fs
XO = 48MHz、fout = 491.52MHz、ポスト デバイダ P1APLL1 = 5、HSDS 出力 VOD ≥ 800mV(10) 40 57 fs
XO = 48MHz、fout = 245.76MHz、ポスト デバイダ P1APLL1 = 10、HSDS 出力 VOD ≥ 800mV(10) 45 64 fs
XO = 48MHz、fout = 245.76MHz、バイパス ポスト デバイダ P1APLL1 = 1、HSDS 出力 VOD ≥ 800mV (11) 50 62 fs
XO = 48MHz、fout = 122.88MHz、バイパス ポスト デバイダ P1APLL1 = 1、HSDS 出力 VOD ≥ 800mV (11) 55 86 fs
XO = 48MHz、fout = 245.76MHz、HSDS 出力、すべての VOD レベル(10) 50 80 fs
XO = 48MHz、fout = 122.88MHz、HSDS 出力、すべての VOD レベル(10) 60 90 fs
RJAPLL2 APLL2 出力に対する、12kHz ～ 20MHzの積分型 RMS ジッタ XO = 48MHz、fout = 153.6MHz (VCO2 = 5836.8MHz)、155.52MHz (VCO2 = 5598.72MHz)、174.703084MHz (VCO2 = 5765.2Mhz)、または 184.32MHz (VCO2 = 5898.24MHz) (APLL2 から)。
HSDS 出力、OUT4、OUT5、OUT6、OUT7 または OUT2 および OUT3 からの VOD ≥ 800mV。他のすべての出力バンクの BAW APLL 出力からの 156.25MHz。		 110 150 fs
XO = 48MHz、fout = 161.1328125MHz または 322.265625MHz (VCO2 = 5800.78125MHz)、または APLL2 から 212.5MHz (VCO2 = 5950MHz)。
HSDS 出力、OUT4、OUT5、OUT6、OUT7 からの VOD ≥ 800mV。他のすべての出力バンクの BAW APLL 出力からの 156.25MHz。		 110 150 fs
XO = 48MHz、fout = 156.25MHz または 125MHz (VCO2 = 5625MHz)、または APLL2 から 100MHz (VCO2 = 5600MHz)。  HSDS 出力、OUT4、OUT5、OUT6、OUT7 または OUT2 および OUT3 からの VOD≥800mV。他のすべての出力バンクの BAW APLL 出力からの 156.25MHz。 110 150 fs
PSNRVDDO_0_1 電源ノイズ除去 VDD_0_1 VCC=3.3V、VN =50mVpp、HSDS、LVDS、またはAC-LVPECL出力。(12) -105 dBc
PSNRVDDO_2_3 電源ノイズ除去 VDD_2_3 VCC=3.3V、VN =50mVpp、HSDS、LVDS、またはAC-LVPECL出力。(12) -105 dBc
PSNRVDDO_4_7 電源ノイズ除去 VDDO_4_7 VCC=3.3V、VN =50mVpp、HSDS、LVDS、またはAC-LVPECL出力。(12) -110 dBc
PSNRVDDO_8_11 電源ノイズ除去 VDDO_8_11 VCC=3.3V、VN =50mVpp、HSDS、LVDS、またはAC-LVPECL出力。(12) -110 dBc
PSNRVDD_XO 電源ノイズ除去 VDD_XO VCC=3.3V、VN =50mVpp、HSDS、LVDS、またはAC-LVPECL出力。(12) -100 dBc
PSNRVDD_APLL2 電源ノイズ除去 VDD_APLL2 VCC=3.3V、VN =50mVpp、HSDS、LVDS、またはAC-LVPECL出力。(12) -105 dBc
PSNRVDD_APLL1 電源ノイズ除去 VDD_APLL1 VCC=3.3V、VN =50mVpp、HSDS、LVDS、またはAC-LVPECL出力。(12) -105 dBc
PSNRVDD_DIG 電源ノイズ除去 VDD_DIG VCC=3.3V、VN =50mVpp、HSDS、LVDS、またはAC-LVPECL出力。(12) -120 dBc
PCIe ジッタ特性
JPCIE-Gen1-CC PCIe Gen 1 (2.5 GT/s) 共通クロックのジッタ APLL2 または APLL1 出力、3 倍のノイズ折りたたみ 0.8 5 ps p-p
JPCIE-Gen2-CC PCIe Gen 2 (5.0 GT/s) 共通クロック ジッタ APLL2 または APLL1 出力、3 倍のノイズ折りたたみ 85 250 fs RMS
JPCIe-Gen3-CC PCIe Gen 3 (8 GT/s) 共通クロック ジッタ APLL2 または APLL1 出力、3 倍のノイズ折りたたみ 25 100 fs RMS
JPCIe-Gen4-CC PCIe Gen 4 (16 GT/s) 共通クロック ジッタ APLL2 または APLL1 出力、3 倍のノイズ折りたたみ 25 100 fs RMS
JPCIe-Gen5-CC PCIe Gen 5 (64 GT/s) 共通クロック ジッタ APLL2 または APLL1 出力、3 倍のノイズ折りたたみ 9 50 fs RMS
JPCIe-Gen6-CC PCIe Gen 6 (32 GT/s) 共通クロック ジッタ APLL2 または APLL1 出力、3 倍のノイズ折りたたみ 6 40 fs RMS
DPLL の特性
fTDC DPLLx の TDC レート範囲 1E–6 26 MHz
dφ/dt スイッチオーバー中の位相スルー プログラマブルな範囲 695 ns/s
DPLL-BW ‌DPLL ループ帯域幅 プログラム可能なループ帯域幅(17) 1E–3 4000 Hz
JPK DPLL 閉ループ ジッタのピーク 0.1 dB
JTOL ジッタの許容範囲 G.8262 Options 1 と 2 に準拠。ジッタ変調 = 10Hz、25.78152Gbps ラインレート 6455 UI p-p
DCO の特性
fDCO-DPLL DPLL DCO の周波数チューニング範囲 DPLLx -200 200 ppm
fDCO-APLL DCO 周波数のチューニング範囲 ホールドオーバー状態の BAW APLL または APLL のみの動作。 -200 200 ppm
APLL2、 は、ホールドオーバー状態または APLL 単独動作モードでも動作可能。 -1000 1000 ppm
ゼロ遅延モード (ZDM) 特性
fOUT-ZDM ZDM を有効にした場合の出力周波数範囲 DPLL1：OUT0 または OUT10 1E–6 1250 MHz
DPLL2：OUT0 または OUT4 1E–6 700 MHz
tDLY-ZDM ZDM を有効にした場合の入力から出力への伝播遅延 OUT0、fIN ≤ fTDC_MAX, fOUT ≤ fTDC_MAX、DPLLx_PH_OFFSET = 172500 150 ps
tDLY-VAR-ZDM ZDM を有効にした場合の入力から出力への伝播遅延の変化 OUT0、fIN ≤ fTDC_MAX, fOUT ≤ fTDC_MAX、DPLLx_PH_OFFSET = 0 65 ±ps
1PPS れふぇレンス特性
tDPLL_FL 1PPS リファレンスによる DPLL 周波数ロック時間 XO = 48Mhz、初期誤差 = ±25pb、 -180°≤Θ≤180°。DPLL LBW = 10MHz、周波数ロック Δfout ≤ ±4.6ppm 5 6 s
tDPLL_PL 1PPS リファレンスによる DPLL フェーズのロック時間 XO = 48Mhz、初期誤差 = ±25pb、 -180°≤Θ≤180°。DPLL LBW = 10MHz、 DPLL LBW = 10Mhz、フェーズロック ≤ ±100ns 34 38 s
ヒットレス スイッチング特性
tHIT スイッチオーバー中の位相遷移 INx = 1Hz、INy = 1Hz、周波数はロック。Inx と INY の相対位相オフセット- 180° ≤ Θ ≤180°。DPLL LBW = 10MHz。 4 ± ps
INx = 8kHz、INy = 8kHz、周波数はロック。Inx と INY の相対位相オフセット- 180° ≤ Θ ≤180°。DPLL LBW = 1Hz 19 ± ps
Nx = 25MHz、INy = 25MHz、周波数はロックされています。Inx と INY の相対位相オフセット- 180° ≤ Θ ≤180°。DPLL LBW = 1Hz 1.8 ± ps
fHIT スイッチオーバー中の周波数遷移 INx = 1Hz、INy = 1Hz、周波数はロック。Inx と INY の相対位相オフセット- 180° ≤ Θ ≤180°。DPLL LBW = 10mHz 0.85 ± ppb
INx = 8kHz、INy = 8kHz、周波数はロック。Inx と INY の相対位相オフセット- 180° ≤ Θ ≤180°。DPLL LBW = 1Hz 0.45 ± ppb
INx = 25MHz、INy = 25MHz、周波数はロック。Inx と INY の相対位相オフセット- 180° ≤ Θ ≤180°。DPLL LBW = 1Hz 0.63 ± ppb
プログラム可能出力遅延特性
tANA-DLY アナログ遅延のステップサイズ(13) BAW APLL = 2457.6MHz​、VCO ポスト デバイダ = 2、0.5x 範囲スケール、1Hz ≤ OUTx ≤ 122.88MHz、ANA_DELAY_LINEARITY_CODE = 2 13.13 ps
BAW APLL = 2457.6MHz​、VCO ポスト デバイダ = 1、2x 範囲スケール、1Hz ≤ OUTx ≤ 122.88MHz、ANA_DELAY_LINEARITY_CODE = 5 26.25 ps
APLL2 = 5625.0MHz​、VCO ポスト デバイダ = 3、1x 範囲スケール、1Hz ≤ OUTx ≤ 156.25MHz、ANA_DELAY_LINEARITY_CODE = 3 17.2 ps
APLL2 = 5625.0MHz​、VCO ポスト デバイダ = 4、1x 範囲;1Hz ≤ OUTx ≤ 156.25MHz、ANA_DELAY_LINEARITY_CODE = 4 22.9 ps
tANA-DLY-ERR アナログ遅延ステップサイズ誤差 BAW APLL = 2457.6MHz​、VCO ポスト デバイダ = 2、0.5x 範囲スケール、1Hz ≤ OUTx ≤ 122.88MHz、ANA_DELAY_LINEARITY_CODE = 2 -6.56 6.56 ps
BAW APLL = 2457.6MHz​、VCO ポスト デバイダ = 1、2x 範囲スケール、1Hz ≤ OUTx ≤ 122.88MHz、ANA_DELAY_LINEARITY_CODE = 5 -13.13 13.13 ps
APLL2 = 5625.0MHz​、VCO ポスト デバイダ = 3、1x 範囲スケール、1Hz ≤ OUTx ≤ 156.25MHz、ANA_DELAY_LINEARITY_CODE = 3 -8.6 8.6 ps
APLL2 = 5625.0MHz、VCO ポスト デバイダ = 4、1x 範囲;1Hz ≤ OUTx ≤ 156.25MHz、ANA_DELAY_LINEARITY_CODE = 4 -11.45 11.45 ps
tANA-DLY-RANGE アナログ遅延範囲 31 × tANA-DLY ps
tANA-DLY-ACC アナログ遅延の精度 アナログ遅延範囲全体にわたる任意設定 N = 0 ～ 31 のアナログ遅延の絶対精度。期待値に対する実際の値の最悪ケースの誤差 N × tANA-DLY-STEP for ANA_DELAY_LINEARITY_CODE = 3, 4, 5 -25 25 ps
tANA-DLY-LIN アナログ遅延の直線性(15) ANA_DELAY_LINEARITY_CODE = 2 333 450 ps
ANA_DELAY_LINEARITY_CODE = 3 450 600 ps
ANA_DELAY_LINEARITY_CODE = 4 600 750 ps
ANA_DELAY_LINEARITY_CODE = 5 750 1050 ps
tDIG-DLY デジタル遅延のステップサイズ VCO ポスト デバイダ周波数出力 = 2457.6MHz、ハーフステップ設定 196.6 ps
VCO ポスト デバイダ周波数出力 = 2457.6MHz、フルステップ設定 786.4 ps
3 レベル ロジック入力特性 (GPIO0、GPIO1、GPIO2、SCS_ADD)
VIH 入力 High 電圧 1.4 V
VIM 入力 MID 電圧 0.6 0.95 V
VIM 入力 MID 電圧自己バイアス 内部バイアスと PD# が Low にプルされた入力フローティング 0.7 0.9 V
RIM-PD MID レベルの自己バイアス用の内部プルダウン抵抗(16) 145 163 180 kΩ
RIM-PU 中間レベルの自己バイアス用の内部プルアップ(16) 470 526 580 kΩ
VIL 入力 Low 電圧 0.4 V
IIH 入力 High 電流 VIH = VDD -40 40 µA
IIL 入力 Low 電流 VIL = GND -40 40 µA
CIN 入力容量 2 pF
2 レベルロジック入力特性 (PD#、SCK、SDIO、SCS_ADD、電源投入後の GPIO0、GPIO1、GPIO2)
VIH 入力 High 電圧 1.2 V
VIL 入力 Low 電圧 0.4 V
IIH 入力 High 電流 VIH = VDD (PD# を除く) -40 40 µA
IIL 入力 Low 電流 VIL = GND (PD# を除く) -40 40 µA
IIH 入力 High 電流 VIH = VDD、PD# (内部 200kΩ プルアップ) -57 24 µA
IIL 入力 Low 電流 VIL = GND、PD# (内部 200kΩ プルアップ) -57 24 µA
tWIDTH GPIO SYNC、SYSREF 要求、TEC トリガ、DPLL 入力選択、FDEV トリガ、FDEV_dir の入力パルス幅 モノトニック エッジ 200 ns
CIN 入力容量 2 pF
ロジック出力特性 (GPIO0、GPIO1、GPIO2、SDIO)
VOH 出力 HIGH 電圧 IOH = 1mA 2.4 V
VOL 出力 LOW 電圧 IOL = 1mA 0.4 V
tR/tF 出力立ち上がり / 立ち下がり時間 20% ～ 80%、LVCMOS モード、1kΩ から GNDへ 500 ps
オープンドレイン出力 (GPIO0、GPIO1、GPIO2、SDA)
VOL 出力 Low レベル IOL = 3mA 0.3 V
IOL = 6mA 0.6 V
IOH 出力リーク電流 -15 15 µA
SPI タイミング要件 (SDIO、SCK、SCS_ADD)
fSCK SPI クロック レート 20 MHz
SPI クロック レート、SRAM の読み取りおよび書き込み動作中 5 10 MHz
t1 SCS から SCK までのセットアップ時間 (通信サイクル開始) 10 ns
t2 SDI から SCK までのセットアップ時間 10 ns
t3 SDI から SCK までのホールド時間 10 ns
t4 SCK High 時間 25 ns
t5 SCK Low 時間 25 ns
t6 SCK から SDO への有効なリードバック データ 20 ns
t7 SCS パルス幅 20 ns
t8 SCK から SCS までのセットアップ時間 (通信サイクル終了) 10 ns
I2C タイミング要件 (SDA、SCL)
VIH 入力 High 電圧 1.2 V
VIL 入力 Low 電圧 0.5 V
IIH 入力リーケージ -15 15 µA
CIN 入力容量 2 pF
VOL 出力 LOW 電圧 IOL = 3mA 0.3 V
VOL 出力 LOW 電圧 IOL = 6mA 0.6 V
fSCL I2C クロック レート 標準 100 kHz
ファスト モード 400
tSU(START) START 条件のセットアップ時間 SCL が High になってから SDA が Low になる 0.6 μs
tH(START) START 条件のホールド時間 SDA が Low になってから SDA が High になる 0.6 μs
tW(SCLH) SCL パルス幅 High 0.6 μs
tW(SCLL) SCL パルス幅 Low 1.3 μs
tSU(SDA) SDA のセットアップ時間 100 ns
tH(SDA) SDA のホールド時間 SCL が Low になってから SDA が有効になる 0 0.9 μs
tR(IN) SDA/SCL 入力立ち上がり時間 300 ns
tF(IN) SDA/SCL 入力立ち下がり時間 300 ns
tF(OUT) SDA 出力立ち下がり時間 CBUS ≤ 400pF 300 ns
tSU(STOP) ストップ条件のセットアップ時間 0.6 μs
tBUS STOP と START 間のバス解放時間 1.3 μs
tVD-DAT データ有効時間 0.9 μs
tVD-ACK データ有効アクノリッジ時間 0.9 μs
EEPROM の特性
nEE-CYC EEPROM プログラミング サイクル 100 サイクル
tSRAM-R/W バイト間の EEPROM SRAM読み取り/書き込み時間遅延 0 ms
(1) これは 1 つの XO ダブラの電流消費量です。すべての XO ダブラは同量の電流を消費します。
(2) これは 1 つの DPLL の電流消費量です。各 DPLL は同量の電流を消費します。
(3) REFx_ITYPE = 8 または 12。
(4) REFx_ITYPE = 1、3、または 5、非駆動入力は GND に直接接続、コンデンサは GND に、または 50Ω は GND に接続。
(5) REFx_ITYPE = 1、3、または5。
(6) 同相電圧と DC 結合された異なる入力電圧の組み合わせは、絶対最大定格を超えないようにしてください。
(7) XO 入力周波数が APLL 位相検出器でサポートされる最大比較周波数を上回っている場合は、APLL の R デバイダを 2 分周の最小値に設定する必要があります。
(8) レジスタ XO_ITYPE = 8 または 12。
(9) レジスタ XO_ITYPE = 1、3、または5
(10) OUT0〜 (または OUT11) は、または APLL1 のポスト デバイダをソースとして供給されます。
(11) および APLL1 のポスト デバイダは、P1APLL1 = 1 に設定することでバイパスされます。OUT0～OUT11まで、 チャネル分圧器から供給されます。
(12) PSNR は、振幅 VN および周波数 100kHz ～ 10MHz の正弦波ノイズが 1.0µF のデカップリング容量を持つ VDD および VDDO ピンに注入されたときに dBc で測定される単側波帯スプリアス レベルです。 
(13) 出力 デバイダは同期されています。パワーアップまたは SYNC_SW から取得された同期ステータス。
(14) 標準的なアナログ遅延ステップ サイズは、APLL ポスト デバイダ出力周期を 31 で割り、アナログ遅延範囲スケール値 0.5、1、または 2 を掛けた値に基づきます。
(15) アナログ遅延の直線性は通常、アナログ遅延範囲の周期 tANA-DLY-RANGE. に基づいて選択されます。
(16) 内部プルアップ抵抗の変化はプルダウン抵抗の変化を追跡し、一貫した中間電圧自己バイアス比を維持します。
(17) DPLL ループ帯域幅は、TDC 周波数の 1/100 未満、APLL ループ帯域幅の 1/10 未満である必要があります。