JAJSMP3 November   2024 LMK5C22212A

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング図
    7. 5.7 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 差動電圧測定に関する用語
    2. 6.2 出力クロックのテスト構成
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
      1. 7.2.1 PLL アーキテクチャの概要
      2. 7.2.2 DPLL
        1. 7.2.2.1 独立 DPLL 動作
        2. 7.2.2.2 カスケード DPLL 動作
        3. 7.2.2.3 APLL を DPLL とカスケード接続
      3. 7.2.3 APLL のみモード
    3. 7.3 機能説明
      1. 7.3.1  発振器入力 (XO)
      2. 7.3.2  リファレンス入力
      3. 7.3.3  クロック入力インターフェイスおよび終端
      4. 7.3.4  リファレンス入力マルチプレクサの選択
        1. 7.3.4.1 自動入力選択
        2. 7.3.4.2 手動入力選択
      5. 7.3.5  ヒットレス スイッチング
        1. 7.3.5.1 位相キャンセルによるヒットレス スイッチング
        2. 7.3.5.2 位相スルー制御によるヒットレス スイッチング
      6. 7.3.6  リファレンス入力でのギャップド クロックのサポート
      7. 7.3.7  入力クロックおよび PLL 監視、ステータス、割り込み
        1. 7.3.7.1 XO 入力監視
        2. 7.3.7.2 リファレンス入力監視
          1. 7.3.7.2.1 リファレンス検証タイマ
          2. 7.3.7.2.2 周波数監視
          3. 7.3.7.2.3 ミッシング パルス モニタ (事後検出)
          4. 7.3.7.2.4 ラント パルス モニタ (早期検出)
          5. 7.3.7.2.5 1-PPS 入力用位相有効モニタ
        3. 7.3.7.3 PLL ロック検出器
        4. 7.3.7.4 調整ワード履歴
        5. 7.3.7.5 ステータス出力
        6. 7.3.7.6 割り込み
      8. 7.3.8  PLL の関係
        1. 7.3.8.1  PLL 周波数の関係
          1. 7.3.8.1.1 APLL の位相周波数検出器 (PFD) とチャージ ポンプ
          2. 7.3.8.1.2 APLL VCO 周波数
          3. 7.3.8.1.3 DPLL TDC 周波数
          4. 7.3.8.1.4 DPLL VCO 周波数
          5. 7.3.8.1.5 クロック出力周波数
        2. 7.3.8.2  アナログ PLL (APLL1、APLL2)
        3. 7.3.8.3  APLL のリファレンスの経路
          1. 7.3.8.3.1 APLL の XO ダブラ
          2. 7.3.8.3.2 APLL の XO リファレンス (R) 分周器
        4. 7.3.8.4  APLL の帰還分周器の経路
          1. 7.3.8.4.1 シグマ-デルタ変調器 (SDM) 内蔵 APLL の N 分周器
        5. 7.3.8.5  APLL のループ フィルタ (LF1、LF2)
        6. 7.3.8.6  APLL の電圧制御発振器 (VCO1、VCO2)
          1. 7.3.8.6.1 VCO 較正
        7. 7.3.8.7  APLL の VCO クロック分配の経路
        8. 7.3.8.8  DPLL のリファレンス (R) 分周器の経路
        9. 7.3.8.9  DPLL の時間 / デジタル コンバータ (TDC)
        10. 7.3.8.10 DPLL のループ フィルタ (DLF)
        11. 7.3.8.11 DPLL の帰還 (FB) 分周器の経路
      9. 7.3.9  出力クロックの分配
      10. 7.3.10 出力ソース マルチプレクサ
      11. 7.3.11 出力チャネル マルチプレクサ
      12. 7.3.12 出力分周器 (OD)
      13. 7.3.13 出力遅延
      14. 7.3.14 クロック出力
        1. 7.3.14.1 差動出力
        2. 7.3.14.2 LVCMOS 出力
        3. 7.3.14.3 SYSREF/1PPS 出力
      15. 7.3.15 LOL 中の出力の自動ミュート
      16. 7.3.16 出力クロックの起動時のグリッチなし
      17. 7.3.17 クロック出力のインターフェイスと終端
      18. 7.3.18 出力同期 (SYNC)
      19. 7.3.19 ゼロ遅延モード (ZDM)
      20. 7.3.20 DPLL プログラム可能位相遅延
      21. 7.3.21 時間経過カウンタ (TEC)
        1. 7.3.21.1 TEC 機能の設定
        2. 7.3.21.2 トリガ源としての SPI
        3. 7.3.21.3 TEC トリガ源としての GPIO ピン
          1. 7.3.21.3.1 例：TEC と GPIO1 をトリガとして使用して経過時間を測定
        4. 7.3.21.4 その他の TEC 動作
    4. 7.4 デバイスの機能モード
      1. 7.4.1 DPLL の動作状態
        1. 7.4.1.1 フリーラン
        2. 7.4.1.2 ロックの獲得
        3. 7.4.1.3 DPLL がロック済み
        4. 7.4.1.4 ホールドオーバー
      2. 7.4.2 デジタル制御発振器 (DCO) の周波数および位相調整
        1. 7.4.2.1 DPLL DCO の制御
        2. 7.4.2.2 DPLL DCO の相対調整周波数ステップ サイズ
        3. 7.4.2.3 APLL DCO の周波数ステップ サイズ
      3. 7.4.3 APLL の周波数制御
      4. 7.4.4 デバイスの起動
        1. 7.4.4.1 デバイス パワーオン リセット (POR)
        2. 7.4.4.2 PLL の起動シーケンス
        3. 7.4.4.3 レジスタ設定のスタートアップ オプション
        4. 7.4.4.4 GPIO1 および SCS_ADD 機能
        5. 7.4.4.5 ROM ページの選択
        6. 7.4.4.6 EEPROM オーバーレイ
      5. 7.4.5 プログラミング
        1. 7.4.5.1 メモリの概要
        2. 7.4.5.2 インターフェイスと制御
          1. 7.4.5.2.1 TICS Pro 経由でのプログラミング
          2. 7.4.5.2.2 SPI シリアル インターフェイス
          3. 7.4.5.2.3 I2C シリアル インターフェイス
        3. 7.4.5.3 レジスタの一般的なプログラミング シーケンス
        4. 7.4.5.4 EEPROM をプログラムする手順
          1. 7.4.5.4.1 SRAM のプログラミング方法の概要
          2. 7.4.5.4.2 レジスタコミット方式による EEPROM のプログラミング
          3. 7.4.5.4.3 直接書き込み方式または混合方式による EEPROM プログラミング
          4. 7.4.5.4.4 I2C アドレスの上位 5 ビットと EEPROM のリビジョン番号
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 デバイスの起動シーケンス
      2. 8.1.2 パワーダウン (PD#) ピン
      3. 8.1.3 起動のためのストラップ ピン
      4. 8.1.4 ピンの状態
      5. 8.1.5 ROM と EEPROM
      6. 8.1.6 電源レール シーケンシング、電源ランプ レート、および混在電源ドメイン
        1. 8.1.6.1 パワーオン リセット (POR) 回路
        2. 8.1.6.2 単一電源レールからの電源投入
        3. 8.1.6.3 分割電源レールからの電源投入
        4. 8.1.6.4 非単調または低速の電源投入時上昇
      7. 8.1.7 低速または遅延 XO 起動
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 設計のベスト プラクティス
    4. 8.4 電源に関する推奨事項
      1. 8.4.1 電源バイパス
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
      3. 8.5.3 熱に関する信頼性
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 用語集
    6. 9.6 静電気放電に関する注意事項
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

8.2.2 詳細な設計手順

代表的なアプリケーションでは、TI は以下の手順を推奨します:

  1. 設計パラメータの入力、各 PLLド メインの周波数計画の計算、および目的の構成のレジスタ設定の生成を行うには、TICS Pro プログラミング ソフトウェアのデバイス GUI を使用します。ステップバイ ステップの設計フローを実行します。レジスタ設定をエクスポートして (レジスタ HEX ダンプ (.txt 形式)、ホストプログラミングを有効化できます。
    • ホスト デバイスは、電源投入後にシリアル インターフェイスでレジスタ設定をプログラムし、ソフトリセット (SWRST ビット) を発行してデバイスを起動できます。SWRST の前に SW_SYNC を設定し、SWRST の後にクリアします。
  2. GPIO1 ピンをグランドに接続して I2C 通信インターフェイスを選択するか、または GPIO1 を外部抵抗を使用して VDD_DIG High にプルアップして SPI 通信インターフェイスを選択します。制御およびステータス機能のロジック I/O ピンの割り当てを決定します。GPIO1 および SCS_ADD 機能 を参照してください。
    • I2 C/SPI とロジックの I/O ピン (1.8V 互換レベル) を、適切な I/O 方向および電圧レベルでホスト デバイスのピンに接続します。
  3. 次の発振器入力 (XO)方法で XO 周波数を選択します。
    • フリーランまたはホールドオーバー中に出力クロックに必要な周波数安定性および精度の要件を満たす、目標の位相ジッタ性能を持つ XO を選択します。
    • LMK5C22212A は、XO ピンに 3.3V の LVCMOS 入力を直接接続できます。
    • 低ノイズ LDO レギュレータから XO に給電するか、電源フィルタリングを最適化して、XO クロック上の電源ノイズに起因するジッタを回避します。
    • TICS Pro: XO 入力と一致するように XO 周波数を設定します。
  4. 回路図の各 APLL ドメインのクロック I/O を配線し、TICS Pro を使用してデバイス設定を以下のように構成します。
    • リファレンス入力：クロック入力インターフェイスおよび終端 の LVCMOS または差動クロック入力インターフェースのガイドラインに従ってください。
      • TICS Pro: DPLL モードの場合、レファレンス クロック ドライバ インターフェイスの要件を一致させるように、レファレンス入力バッファ モードを構成します。リファレンス入力 を参照してください。
    • TICS Pro: DPLLモード の場合、DPLL入 力選択モードと入力優先度を設定します。リファレンス入力マルチプレクサの選択 を参照してください。
    • TICS Pro: 他の VCO ドメイン (カスケード モード) または XO クロック (非カスケード モード) から各 APLL リファレンスを設定します。
    • TICS Pro: 各出力に、必要なクロック周波数と APLL ドメインを設定します。TICS Pro は、APLL と出力の VCO 周波数とデバイダ設定を計算できます。クロストークとスプリアスを最小限に抑えるため、以下の出力クロック割り当てガイドラインを考慮してください。
      • OUT[0:1] バンクは、任意の APLL クロック、XO、および DPLL リファレンスを選択できます。
      • OUT[2:3]、OUT[4:5]、および OUT[6:11] バンクは、APLL1 または APLL2 のクロックを供給元として選択できます。
      • 同一の出力周波数 (または高調波周波数) を持つ出力は隣接するチャネルにまとめ、可能であれば単一の分周器を共有する出力ペア (例：OUT2/3 ) を使用することで、電力消費を最小限に抑えることができます。
      • 2 つの周波数の差 (|fOUTx–fOUTy|) がジッタ積分帯域幅内にある場合 (例：12kHzから20MHz)、個別のクロック出力。カップリングの可能性を最小限に抑えるため、アグレッサの可能性がある出力はすべて、少なくとも 4 つの静的ピン (電源ピン、論理ピン、または無効化出力ピン) で分離する必要があります。可能であれば、最高の絶縁を実現するため、これらのクロックは互いに反対側の出力バンクに配置することで分離します。
      • LVCMOS 出力 (強いアグレッサ) を避けたり、他のジッタに敏感な差動出力クロックから分離したりすることができます。LVCMOS 出力が必要な場合、デュアル相補 LVCMOS モード (± または -/+) を使い、未使用の LVCMOS 出力をフローティングのままにして、配線なしでフローティングにします。
      • アプリケーションですべての出力ペアが使用されていない場合は、テスト目的 (SMA、SMP ポートなど) のために、未使用の出力を一対の RF 同軸テスト構造に接続することを検討してください。
    • TICS Pro: 出力ドライバを設定します。
      • レシーバ クロック入力インターフェイスの要件と一致するように出力ドライバ モードを構成します。クロック出力 を参照してください。
      • 出力位相を同期する必要がある任意の出力同期グループを構成します。出力同期 (SYNC) を参照してください。
      • 出力自動ミュート モードと、APLL および DPLL ミュート オプションを設定します。LOL 中の出力の自動ミュート を参照してください。
    • クロック出力インターフェイス：クロック出力のインターフェイスと終端 のシングルエンドまたは差動クロック出力インターフェイスのガイドラインに従います。
      • 差動出力は、レシーバ入力で AC 結合および終端してバイアスすること、または適切なレシーバと DC 結合することができます
      • LVCMOS 出力には、50Ω のトレースを直接駆動するための内部ソース終端があります。LVCMOS VOHレベルは、内部 LDO でプログラムされた電圧 (1.8V または 2.65V) によって決定されます。
    • TICS Pro: DPLL ループ帯域幅を構成します。
      • ループ帯域幅より下では、リファレンス ノイズは TDC ノイズ フロアと XO/TCXO/OCXO ノイズに追加されます。ループ帯域幅を上回ると、リファレンス ノイズはロール オフにより最大 60dB/decade まで減衰します。最適な帯域幅は、リファレンス入力と XO の間の相対位相ノイズによって決まります。APLL ループ帯域幅は、APLL の帯域幅を上回るリファレンス入力、TDC、XO 位相ノイズをさらに減衰させるように構成できます。
    • TICS Pro: 目的の使用事例に合わせて DPLL TDC ノイズへの寄与を最適化するように、最大 TDC 周波数を構成します。
      • 優先：一般的には 400kHz の最大 TDC レートが規定されています。このリファレンス デザインは、SyncE や狭ループ帯域幅 (≤10Hz) を使用する TCXO/OCXO/XO を使用する他の使用事例に対応しており、周波数安定性やワンダ性能を設定できます。
      • 無線：26MHz の最大 TDC レートは、帯域内 TDC ノイズへの寄与を最小にするために一般的に規定されています。そのため、無線や近接位相ノイズが重要な他のユースケースにも対応できます。
    • TICS Pro: クロック ステアリングが必要な場合 (IEEE-1588 PTP の場合など) は、DPLL ループの DCO モードを有効にし、周波数ステップ・サイズ (PPB 単位) を入力します。FDEV ステップ レジスタは、APLL DCO の周波数ステップ サイズ に従って計算されます。必要に応じて GPIO ピンで FDEV_TRIG および FDEV_DIR ピン制御を有効化します。
    • TICS Pro: 入力から出力までのクロック位相を決定論的にそろえる必要がある場合は、必要に応じて OUT0、OUT4、または OUT10 で ZDM を有効にします。セクション 7.3.19 を参照してください。
  5. TICS Pro: 各リファレンス入力のリファレンス入力監視オプションを設定します。不要な場合、または入力がモニタのサポート周波数範囲を超えて動作する場合は、モニタを無効にします。リファレンス入力監視 を参照してください。
    • 周波数監視：有効なしきい値と無効なしきい値 (ppm 単位) を設定します。
    • 消失パルス モニタ：遅延ウィンドウ スレッショルド (TLATE) は、ワーストケースのサイクル間ジッタを含む、予想される最長の入力クロック期間を許容するように設定します。ギャップド クロック入力の場合は、クロック消失パルスの許容数に基づいて TLATE を設定します。
    • ラント パルス モニタ：早期ウィンドウ スレッショルド (TEARLY) は、ワーストケースのサイクル間ジッタを含む、予想される最短の入力クロック期間を許容するように設定します。
    • 1PPS 位相検証モニタ：ワースト ケースの入力サイクル間ジッタを含む位相検証ジッタ スレッショルドを設定します。
    • 検証タイマ：入力が選択可能になるまでに、有効なすべての入力モニタによって基準入力が認定される必要がある時間を設定します。
  6. TICS Pro: 各チャネルの DPLL ロック検出およびチューニングワード履歴監視オプションを構成します。PLL ロック検出器 と 調整ワード履歴 を参照してください。
    • DPLL 周波数ロックおよび位相ロック検出器：各検出器のロックおよびロック解除のスレッショルドを設定します。
  7. TICS Pro: 必要に応じて、各ステータス出力ピンと割り込みフラグを設定します。ステータス出力 と 割り込み を参照してください。
    • 目的のステータス信号の選択、ステータス極性、およびドライバ モード (3.3V LVCMOS またはオープン ドレイン) を選択します。オープン ドレイン には外付けプルアップ抵抗が必要です。
    • 割り込みが有効であり、ステータス出力として選択されている場合は、任意の割り込みソースのフラグ極性とマスクビット、および必要に応じて組み合わせ OR ゲートを設定します。
  8. 電源を設計する際には、以下のガイドラインを考慮してください。
    • 同じ周波数または整数関連 (高調波) 周波数の出力は、フィルタリングされた共通の電源を共有できます。
      • 例：OUT[4:5] および OUT[6:7] の 156.25MHz および 312.5MHz の出力は、フィルタ済みの共通 VDDO 電源を共有できます。一方、OUT[0:1] および OUT[2:3] の 100MHz、50MHz、25MHz の出力は、別の VDDO 電源を共有できます。
    • 電源レール シーケンシング、電源ランプ レート、および混在電源ドメイン を参照してください。