JAJSVX5 データシート

JAJSVX5 December 2024 MCF8315D

PRODUCTION DATA

5.6 標準モードとファーストモードの SDA および SCL バスの特性

自由気流での動作温度範囲内 (特に記述のない限り)

パラメータ		テスト条件	最小値	最大値	単位
スタンダードモード
f_SCL	SCL クロック周波数		0	100	kHz
t_{HD_STA}	(繰り返し) START 条件のホールド時間	この時間が経過すると、最初のクロックパルスが生成されます	4		μs
t_LOW	SCL クロック Low 期間		4.7		μs
t_HIGH	SCL クロックの High の時間		4		μs
t_{SU_STA}	繰り返し START 条件のセットアップ時間		4.7		μs
t_{HD_DAT}	データホールド時間 ⁽²⁾	I2C バスデバイス	0 ⁽³⁾	⁽⁴⁾	μs
t_{SU_DAT}	データセットアップ時間		250		ns
t_r	SDA 信号と SCL 信号の両方の立ち上がり時間			1000	ns
t_f	SDA 信号と SCL 信号の両方の立ち下がり時間 ⁽³⁾⁽⁶⁾⁽⁷⁾⁽⁸⁾			300	ns
t_{SU_STO}	STOP 条件のセットアップ時間		4		μs
t_BUF	STOP 条件と START 条件の間のバス解放時間		4.7		μs
C_b	各バスラインの容量性負荷 ⁽⁹⁾			400	pF
t_{VD_DAT}	データ有効時間 ⁽¹⁰⁾			3.45 ⁽⁴⁾	μs
t_{VD_ACK}	データ有効アクノリッジ時間 ⁽¹¹⁾			3.45 ⁽⁴⁾	μs
V_nL	Low レベルでのノイズマージン	接続された各デバイスに対して (ヒステリシスを含む)	0.1*AVDD		V
V_nh	High レベルでのノイズマージン	接続された各デバイスに対して (ヒステリシスを含む)	0.2*AVDD		V
ファーストモード
f_SCL	SCL クロック周波数		0	400	KHz
t_{HD_STA}	(繰り返し) START 条件のホールド時間	この時間が経過すると、最初のクロックパルスが生成されます	0.6		μs
t_LOW	SCL クロック Low 期間		1.3		μs
t_HIGH	SCL クロックの High の時間		0.6		μs
t_{SU_STA}	繰り返し START 条件のセットアップ時間		0.6		μs
t_{HD_DAT}	データホールド時間 ⁽²⁾		0 ⁽³⁾	⁽⁴⁾	μs
t_{SU_DAT}	データセットアップ時間		100 ⁽⁵⁾		ns
t_r	SDA 信号と SCL 信号の両方の立ち上がり時間		20	300	ns
t_f	SDA 信号と SCL 信号の両方の立ち下がり時間 ⁽³⁾⁽⁶⁾⁽⁷⁾⁽⁸⁾		20 x (AVDD / 5.5V)	300	ns
t_{SU_STO}	STOP 条件のセットアップ時間		0.6		μs
t_BUF	STOP 条件と START 条件の間のバス解放時間		1.3		μs
C_b	各バスラインの容量性負荷 ⁽⁹⁾			400	pF
t_{VD_DAT}	データ有効時間 ⁽¹⁰⁾			0.9 ⁽⁴⁾	μs
t_{VD_ACK}	データ有効アクノリッジ時間 ⁽¹¹⁾			0.9 ⁽⁴⁾	μs
V_nL	Low レベルでのノイズマージン	接続された各デバイスに対して (ヒステリシスを含む)	0.1*AVDD		V
V_nh	High レベルでのノイズマージン	接続された各デバイスに対して (ヒステリシスを含む)	0.2*AVDD		V

(2) t_{HD_DAT} は、SCL の立ち下がりエッジから測定されたデータホールド時間であり、送信中のデータとアクノリッジに適用されます。

(3) SCL 信号の立ち下がりエッジの未定義領域をブリッジするため、デバイスは SDA 信号のために (SCL 信号の V_IH(min) を基準として) 300ns 以上のホールド時間を内部的に確保する必要があります。

(4) t_{HD_DAT} の最大値は、スタンダードモードで 3.45µs、ファーストモードで 0.9µs ですが、t_{VD_DAT} と t_{VD_ACK} の大きい方より遷移時間の分だけ小さくする必要があります。この最大値を満たす必要があるのは、SCL 信号の Low 期間 (t_LOW) を本デバイスがストレッチ (延長) しない場合に限られます。クロックが SCL をストレッチした場合、クロックが解放されるときからセットアップ時間の分だけ前に、データが有効になっている必要があります。

(5) ファーストモード I2C バスデバイスは、スタンダードモード I2C バスシステムでも使えますが、その場合、t_{SU_DAT} 250ns の要件を満たす必要があります。本デバイスが SCL 信号の Low 期間をストレッチしない場合、これは自動的に当てはまります。そのようなデバイスが SCL 信号の Low 期間を延長する場合、SCL ラインが解放されるときより 1250ns (t_r(max) + t_{SU_DAT} = 1000ns + 250ns) だけ前に、次のデータビットを SDA ラインに出力する必要があります (スタンダードモード I2C バス仕様に従って)。アクノリッジのタイミングもこのセットアップ時間を満たす必要があります。

(6) HS モードデバイスと混在させる場合、より速い立ち下がり時間 (表 10 を参照) が許容されます。

(7) SDA および SCL バスラインの立ち下がり時間 (t_f) の最大値は 300ns と規定されています。SDA 出力段の立ち下がり時間 (t_f) の最大値は 250ns と規定されています。そのため、SDA/SCL ピンと SDA/SCL バスラインとの間に直列保護抵抗 (Rs) を接続しても、t_f の最大値の規定値を超えません。

(8) ファーストモードプラスでは、出力段とバスタイミングの立ち下がり時間が同じに規定されています。直列抵抗を使用する場合、バスのタイミングを検討する際に設計者はこのことを見込む必要があります。

(9) 許容される最大バス容量は、そのアプリケーションの実際の動作電圧および周波数に応じて、規定値と異なる場合があります。

(10) t_{VD_DAT} = データ信号が必要とする SCL Low から SDA 出力 (High または Low、どちらか長い方) までの時間。

(11) t_{VD_ACK} = アクノリッジ信号が必要とする SCL Low から SDA 出力 (High または Low、どちらか長い方) までの時間。

5.6 標準モードとファースト モードの SDA および SCL バスの特性

5.6 標準モードとファーストモードの SDA および SCL バスの特性