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LMK04000

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複数のカスケード接続 PLL 搭載、高精度クロック コンディショナ、または低ノイズのクロック ジッタ クリーナ

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LMK04000

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製品詳細

Number of input channels 2 Number of outputs 7 RMS jitter (fs) 150 Features Integrated VCO Output frequency (min) (MHz) 0.29 Output frequency (max) (MHz) 1296 Output type LVCMOS, LVPECL Input type LVCMOS, LVDS, LVPECL Operating temperature range (°C) -40 to 85
Number of input channels 2 Number of outputs 7 RMS jitter (fs) 150 Features Integrated VCO Output frequency (min) (MHz) 0.29 Output frequency (max) (MHz) 1296 Output type LVCMOS, LVPECL Input type LVCMOS, LVDS, LVPECL Operating temperature range (°C) -40 to 85
WQFN (RHS) 48 49 mm² (7 mm × 7 mm)

  • Cascaded PLLatinum PLL Architecture

  • PLL1

  • Phase detector rate of up to 40 MHz
  • Integrated Low-Noise Crystal Oscillator Circuit
  • Dual redundant input reference clock with LOS
  • PLL2

  • Normalized [1 Hz] PLL noise floor of -224 dBc/Hz
  • Phase detector rate up to 100 MHz
  • Input frequency-doubler
  • Integrated Low-Noise VCO
  • Ultra-Low RMS Jitter Performance

  • 150 fs RMS jitter (12 kHz – 20 MHz)
  • 200 fs RMS jitter (100 Hz – 20 MHz)
  • LVPECL/2VPECL, LVDS, and LVCMOS outputs
  • Support clock rates up to 1080 MHz
  • Default Clock Output (CLKout2) at power up
  • Five dedicated channel divider and delay blocks
  • Pin compatible family of clocking devices
  • Industrial Temperature Range: -40 to 85 °C
  • 3.15 V to 3.45 V operation
  • Package: 48 pin LLP (7.0 x 7.0 x 0.8 mm)

    • Target Applications

  • Data Converter Clocking
  • Wireless Infrastructure
  • Networking, SONET/SDH, DSLAM
  • Medical
  • Military / Aerospace
  • Test and Measurement
  • Video
    •

  • Cascaded PLLatinum PLL Architecture

  • PLL1

  • Phase detector rate of up to 40 MHz
  • Integrated Low-Noise Crystal Oscillator Circuit
  • Dual redundant input reference clock with LOS
  • PLL2

  • Normalized [1 Hz] PLL noise floor of -224 dBc/Hz
  • Phase detector rate up to 100 MHz
  • Input frequency-doubler
  • Integrated Low-Noise VCO
  • Ultra-Low RMS Jitter Performance

  • 150 fs RMS jitter (12 kHz – 20 MHz)
  • 200 fs RMS jitter (100 Hz – 20 MHz)
  • LVPECL/2VPECL, LVDS, and LVCMOS outputs
  • Support clock rates up to 1080 MHz
  • Default Clock Output (CLKout2) at power up
  • Five dedicated channel divider and delay blocks
  • Pin compatible family of clocking devices
  • Industrial Temperature Range: -40 to 85 °C
  • 3.15 V to 3.45 V operation
  • Package: 48 pin LLP (7.0 x 7.0 x 0.8 mm)

    • Target Applications

  • Data Converter Clocking
  • Wireless Infrastructure
  • Networking, SONET/SDH, DSLAM
  • Medical
  • Military / Aerospace
  • Test and Measurement
  • Video
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    The LMK04000 family of precision clock conditioners provides low-noise jitter cleaning, clock multiplication and distribution without the need for high-performance voltage controlled crystal oscillators (VCXO) module. Using a cascaded PLLatinum architecture combined with an external crystal and varactor diode, the LMK04000 family provides sub-200 femtosecond (fs) root mean square (RMS) jitter performance.

    The cascaded architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides a low-noise jitter cleaner function while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or use the integrated crystal oscillator with an external crystal and a varactor diode. When used with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or crystal used in PLL1.

    The LMK04000 family features dual redundant inputs, five differential outputs, and an optional default-clock upon power up. The input block is equipped with loss of signal detection and automatic or manual selection of the reference clock. Each clock output consists of a programmable divider, a phase synchronization circuit, a programmable delay, and an LVDS, LVPECL, or LVCMOS output buffer. The default startup clock is available on CLKout2 and it can be used to provide an initial clock for the field-programmable gate array (FPGA) or microcontroller that programs the jitter cleaner during the system power up sequence.

    The LMK04000 family of precision clock conditioners provides low-noise jitter cleaning, clock multiplication and distribution without the need for high-performance voltage controlled crystal oscillators (VCXO) module. Using a cascaded PLLatinum architecture combined with an external crystal and varactor diode, the LMK04000 family provides sub-200 femtosecond (fs) root mean square (RMS) jitter performance.

    The cascaded architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides a low-noise jitter cleaner function while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or use the integrated crystal oscillator with an external crystal and a varactor diode. When used with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or crystal used in PLL1.

    The LMK04000 family features dual redundant inputs, five differential outputs, and an optional default-clock upon power up. The input block is equipped with loss of signal detection and automatic or manual selection of the reference clock. Each clock output consists of a programmable divider, a phase synchronization circuit, a programmable delay, and an LVDS, LVPECL, or LVCMOS output buffer. The default startup clock is available on CLKout2 and it can be used to provide an initial clock for the field-programmable gate array (FPGA) or microcontroller that programs the jitter cleaner during the system power up sequence.

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    * データシート LMK04000 Family Low-Noise Clock Jitter Cleaner with Cascaded PLLs データシート (Rev. J) 2011/09/19
    ユーザー・ガイド LMK040xx Evaluation Board User's Guide (Rev. B) 2015/01/08
    アプリケーション・ノート AN-1865 Frequency Synthesis and Planning for PLL Architectures (Rev. C) 2013/04/26
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    アプリケーション・ノート AN-1734 Using the LMK03000C to Clean Recovered Clocks (Rev. B) 2013/04/26
    アプリケーション・ノート Phase Synchronization with Multiple Devices and Frequencies (Rev. A) 2013/04/26
    アプリケーション・ノート AN-1821 CPRI Repeater System (Rev. A) 2013/04/26
    設計ガイド Clock Conditioner Owner's Manual 2006/11/10

    設計と開発

    その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

    ソフトウェア・プログラミング・ツール

    CODELOADER — CodeLoader Device Register Programming v4.19.0

    The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.

    Which software do I use?

    Product

    (...)

    サポート対象の製品とハードウェア
    サポート・ソフトウェア

    CLOCKDESIGNTOOL — Clock Design Tool Software

    このクロック設計ツール ソフトウェアは、部品の選定、ループ フィルタ設計、タイミング デバイス ソリューションのシミュレーションに役立ちます。目的の出力周波数とリファレンス周波数 (オプション) を入力すると、このツールは指定した要件、分周値、ジッタを最小化する推奨ループ フィルタを満たす TI デバイスを提示します。

    CLOCKDESIGNTOOL のチュートリアル ビデオ

    どのソフトウェアを使用すればよいですか？

    製品

    ループ (...)

    サポート対象の製品とハードウェア
    シミュレーション・モデル

    LMK04000 IBIS Model

    SNOM110.ZIP (52 KB) - IBIS モデル
    サポート対象の製品とハードウェア
    設計ツール

    CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング ソフトウェア

    Clock tree architect はクロック ツリーの合成ツールであり、開発中システムの要件に基づいてクロック ツリー ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム レベルのマルチチップ クロック供給ソリューションを生成します。

    サポート対象の製品とハードウェア
    パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
    WQFN (RHS) 48 Ultra Librarian
    TI の評価基板に関する標準契約約款が適用されます。

    購入と品質

    サポートとトレーニング

    TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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